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Timing Analyzer report for lvds_monitor
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Wed Jun 10 09:07:11 2026
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Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
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; Table of Contents ;
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1. Legal Notice
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2. Timing Analyzer Summary
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3. Parallel Compilation
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4. SDC File List
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5. Clocks
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6. Slow 1200mV 85C Model Fmax Summary
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7. Timing Closure Recommendations
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8. Slow 1200mV 85C Model Setup Summary
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9. Slow 1200mV 85C Model Hold Summary
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10. Slow 1200mV 85C Model Recovery Summary
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11. Slow 1200mV 85C Model Removal Summary
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12. Slow 1200mV 85C Model Minimum Pulse Width Summary
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13. Slow 1200mV 85C Model Setup: 'clk_50mhz'
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14. Slow 1200mV 85C Model Setup: 'rx_clk'
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15. Slow 1200mV 85C Model Hold: 'clk_50mhz'
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16. Slow 1200mV 85C Model Hold: 'rx_clk'
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17. Slow 1200mV 85C Model Recovery: 'rx_clk'
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18. Slow 1200mV 85C Model Recovery: 'clk_50mhz'
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19. Slow 1200mV 85C Model Removal: 'clk_50mhz'
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20. Slow 1200mV 85C Model Removal: 'rx_clk'
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21. Slow 1200mV 85C Model Metastability Summary
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22. Slow 1200mV 0C Model Fmax Summary
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23. Slow 1200mV 0C Model Setup Summary
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24. Slow 1200mV 0C Model Hold Summary
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25. Slow 1200mV 0C Model Recovery Summary
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26. Slow 1200mV 0C Model Removal Summary
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27. Slow 1200mV 0C Model Minimum Pulse Width Summary
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28. Slow 1200mV 0C Model Setup: 'clk_50mhz'
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29. Slow 1200mV 0C Model Setup: 'rx_clk'
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30. Slow 1200mV 0C Model Hold: 'clk_50mhz'
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31. Slow 1200mV 0C Model Hold: 'rx_clk'
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32. Slow 1200mV 0C Model Recovery: 'rx_clk'
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33. Slow 1200mV 0C Model Recovery: 'clk_50mhz'
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34. Slow 1200mV 0C Model Removal: 'clk_50mhz'
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35. Slow 1200mV 0C Model Removal: 'rx_clk'
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36. Slow 1200mV 0C Model Metastability Summary
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37. Fast 1200mV 0C Model Setup Summary
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38. Fast 1200mV 0C Model Hold Summary
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39. Fast 1200mV 0C Model Recovery Summary
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40. Fast 1200mV 0C Model Removal Summary
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41. Fast 1200mV 0C Model Minimum Pulse Width Summary
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42. Fast 1200mV 0C Model Setup: 'rx_clk'
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43. Fast 1200mV 0C Model Setup: 'clk_50mhz'
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44. Fast 1200mV 0C Model Hold: 'clk_50mhz'
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45. Fast 1200mV 0C Model Hold: 'rx_clk'
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46. Fast 1200mV 0C Model Recovery: 'rx_clk'
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47. Fast 1200mV 0C Model Recovery: 'clk_50mhz'
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48. Fast 1200mV 0C Model Removal: 'clk_50mhz'
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49. Fast 1200mV 0C Model Removal: 'rx_clk'
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50. Fast 1200mV 0C Model Metastability Summary
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51. Multicorner Timing Analysis Summary
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52. Board Trace Model Assignments
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53. Input Transition Times
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54. Signal Integrity Metrics (Slow 1200mv 0c Model)
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55. Signal Integrity Metrics (Slow 1200mv 85c Model)
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56. Signal Integrity Metrics (Fast 1200mv 0c Model)
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57. Setup Transfers
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58. Hold Transfers
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59. Recovery Transfers
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60. Removal Transfers
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61. Report TCCS
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62. Report RSKM
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63. Unconstrained Paths Summary
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64. Clock Status Summary
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65. Timing Analyzer Messages
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; Legal Notice ;
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Copyright (C) 2025 Altera Corporation. All rights reserved.
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Your use of Altera Corporation's design tools, logic functions
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and other software and tools, and any partner logic
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functions, and any output files from any of the foregoing
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(including device programming or simulation files), and any
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associated documentation or information are expressly subject
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to the terms and conditions of the Altera Program License
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|
Subscription Agreement, the Altera Quartus Prime License Agreement,
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the Altera IP License Agreement, or other applicable license
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agreement, including, without limitation, that your use is for
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the sole purpose of programming logic devices manufactured by
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Altera and sold by Altera or its authorized distributors. Please
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refer to the Altera Software License Subscription Agreements
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on the Quartus Prime software download page.
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+---------------------------------------------------------------------------------+
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; Timing Analyzer Summary ;
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+-----------------------+---------------------------------------------------------+
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; Quartus Prime Version ; Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition ;
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; Timing Analyzer ; Legacy Timing Analyzer ;
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; Revision Name ; lvds_monitor ;
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; Device Family ; Cyclone IV E ;
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; Device Name ; EP4CE6E22C8 ;
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; Timing Models ; Final ;
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; Delay Model ; Combined ;
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; Rise/Fall Delays ; Enabled ;
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+-----------------------+---------------------------------------------------------+
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+------------------------------------------+
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; Parallel Compilation ;
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+----------------------------+-------------+
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; Processors ; Number ;
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+----------------------------+-------------+
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; Number detected on machine ; 20 ;
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; Maximum allowed ; 14 ;
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; ; ;
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; Average used ; 1.42 ;
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; Maximum used ; 14 ;
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; ; ;
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; Usage by Processor ; % Time Used ;
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; Processor 1 ; 100.0% ;
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; Processor 2 ; 5.1% ;
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; Processors 3-14 ; 3.1% ;
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+----------------------------+-------------+
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+------------------------------------------------------+
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; SDC File List ;
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+------------------+--------+--------------------------+
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; SDC File Path ; Status ; Read at ;
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+------------------+--------+--------------------------+
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; lvds_monitor.sdc ; OK ; Wed Jun 10 09:07:10 2026 ;
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+------------------+--------+--------------------------+
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+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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; Clocks ;
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+------------+------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------------+
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; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ;
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+------------+------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------------+
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; clk_50mhz ; Base ; 20.000 ; 50.0 MHz ; 0.000 ; 10.000 ; ; ; ; ; ; ; ; ; ; ; { clk_50mhz } ;
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; rx_clk ; Base ; 13.500 ; 74.07 MHz ; 0.000 ; 6.750 ; ; ; ; ; ; ; ; ; ; ; { rx_clk } ;
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+------------+------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------------+
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+--------------------------------------------------+
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; Slow 1200mV 85C Model Fmax Summary ;
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+------------+-----------------+------------+------+
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; Fmax ; Restricted Fmax ; Clock Name ; Note ;
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+------------+-----------------+------------+------+
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; 63.46 MHz ; 63.46 MHz ; clk_50mhz ; ;
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; 155.26 MHz ; 155.26 MHz ; rx_clk ; ;
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+------------+-----------------+------------+------+
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This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
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----------------------------------
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; Timing Closure Recommendations ;
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HTML report is unavailable in plain text report export.
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+-------------------------------------+
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; Slow 1200mV 85C Model Setup Summary ;
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+-----------+-------+-----------------+
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; Clock ; Slack ; End Point TNS ;
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+-----------+-------+-----------------+
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; clk_50mhz ; 4.242 ; 0.000 ;
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; rx_clk ; 7.059 ; 0.000 ;
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+-----------+-------+-----------------+
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+------------------------------------+
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; Slow 1200mV 85C Model Hold Summary ;
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+-----------+-------+----------------+
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; Clock ; Slack ; End Point TNS ;
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+-----------+-------+----------------+
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; clk_50mhz ; 0.452 ; 0.000 ;
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; rx_clk ; 0.452 ; 0.000 ;
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+-----------+-------+----------------+
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+----------------------------------------+
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; Slow 1200mV 85C Model Recovery Summary ;
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+-----------+--------+-------------------+
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; Clock ; Slack ; End Point TNS ;
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+-----------+--------+-------------------+
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; rx_clk ; 8.730 ; 0.000 ;
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; clk_50mhz ; 15.869 ; 0.000 ;
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+-----------+--------+-------------------+
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+---------------------------------------+
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; Slow 1200mV 85C Model Removal Summary ;
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+-----------+-------+-------------------+
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; Clock ; Slack ; End Point TNS ;
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+-----------+-------+-------------------+
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; clk_50mhz ; 3.067 ; 0.000 ;
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; rx_clk ; 4.061 ; 0.000 ;
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+-----------+-------+-------------------+
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+---------------------------------------------------+
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; Slow 1200mV 85C Model Minimum Pulse Width Summary ;
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+-----------+-------+-------------------------------+
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; Clock ; Slack ; End Point TNS ;
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+-----------+-------+-------------------------------+
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; rx_clk ; 6.480 ; 0.000 ;
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; clk_50mhz ; 9.735 ; 0.000 ;
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+-----------+-------+-------------------------------+
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+-----------------------------------------------------------------------------------------------------+
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; Slow 1200mV 85C Model Setup: 'clk_50mhz' ;
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+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
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; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
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+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
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; 4.242 ; l_rem[6] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 15.677 ;
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; 4.611 ; l_rem[7] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 15.315 ;
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; 4.700 ; l_rem[3] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 15.209 ;
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; 4.810 ; w_rem[7] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 15.110 ;
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; 4.854 ; w_rem[6] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 15.059 ;
|
|
; 4.933 ; l_rem[6] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 14.986 ;
|
|
; 4.940 ; l_rem[2] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 14.994 ;
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|
; 4.953 ; l_rem[6] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 14.966 ;
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; 5.177 ; l_rem[6] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 14.736 ;
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|
; 5.222 ; l_rem[8] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.698 ;
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|
; 5.268 ; l_rem[6] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 14.645 ;
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|
; 5.300 ; l_rem[6] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 14.619 ;
|
|
; 5.302 ; l_rem[7] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 14.624 ;
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|
; 5.322 ; l_rem[7] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 14.604 ;
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|
; 5.375 ; w_rem[5] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 14.534 ;
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|
; 5.391 ; l_rem[3] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 14.518 ;
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; 5.411 ; l_rem[3] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 14.498 ;
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; 5.422 ; w_rem[3] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.094 ; 14.485 ;
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|
; 5.443 ; l_rem[5] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 14.466 ;
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; 5.504 ; l_rem[4] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 14.405 ;
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|
; 5.527 ; l_rem[12] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.393 ;
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|
; 5.546 ; l_rem[7] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.374 ;
|
|
; 5.568 ; w_rem[3] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 14.341 ;
|
|
; 5.570 ; w_rem[2] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.063 ; 14.368 ;
|
|
; 5.578 ; l_rem[6] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.342 ;
|
|
; 5.586 ; l_rem[10] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.334 ;
|
|
; 5.595 ; w_rem[11] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.080 ; 14.326 ;
|
|
; 5.631 ; l_rem[2] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 14.303 ;
|
|
; 5.635 ; l_rem[3] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.098 ; 14.268 ;
|
|
; 5.637 ; l_rem[7] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.283 ;
|
|
; 5.651 ; l_rem[2] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 14.283 ;
|
|
; 5.662 ; w_rem[8] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 14.268 ;
|
|
; 5.669 ; l_rem[7] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 14.257 ;
|
|
; 5.709 ; w_rem[6] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.090 ; 14.202 ;
|
|
; 5.726 ; l_rem[3] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.098 ; 14.177 ;
|
|
; 5.726 ; l_rem[9] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 14.200 ;
|
|
; 5.745 ; l_rem[11] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.175 ;
|
|
; 5.758 ; l_rem[3] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 14.151 ;
|
|
; 5.874 ; w_rem[4] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.094 ; 14.033 ;
|
|
; 5.875 ; l_rem[2] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 14.053 ;
|
|
; 5.913 ; l_rem[8] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.007 ;
|
|
; 5.933 ; l_rem[8] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.987 ;
|
|
; 5.944 ; w_rem[13] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.976 ;
|
|
; 5.966 ; l_rem[2] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.962 ;
|
|
; 5.982 ; w_rem[5] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.094 ; 13.925 ;
|
|
; 5.988 ; w_rem[7] ; w_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.932 ;
|
|
; 5.992 ; w_rem[12] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.928 ;
|
|
; 5.998 ; l_rem[2] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 13.936 ;
|
|
; 6.001 ; w_rem[10] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.919 ;
|
|
; 6.010 ; w_rem[7] ; w_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.091 ; 13.900 ;
|
|
; 6.012 ; l_rem[1] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.101 ; 13.888 ;
|
|
; 6.014 ; w_rem[7] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.087 ; 13.900 ;
|
|
; 6.020 ; l_rem[14] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.899 ;
|
|
; 6.031 ; l_rem[7] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.074 ; 13.896 ;
|
|
; 6.032 ; w_rem[6] ; w_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 13.881 ;
|
|
; 6.036 ; l_rem[12] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.884 ;
|
|
; 6.049 ; l_rem[6] ; l_rem[9] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 13.864 ;
|
|
; 6.054 ; w_rem[6] ; w_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.098 ; 13.849 ;
|
|
; 6.067 ; l_rem[6] ; l_rem[13] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.853 ;
|
|
; 6.070 ; w_rem[6] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.849 ;
|
|
; 6.095 ; l_rem[10] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.825 ;
|
|
; 6.102 ; w_rem[9] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.818 ;
|
|
; 6.113 ; l_rem[3] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.091 ; 13.797 ;
|
|
; 6.134 ; l_rem[5] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 13.775 ;
|
|
; 6.148 ; l_rem[15] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 13.778 ;
|
|
; 6.151 ; w_rem[3] ; w_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.093 ; 13.757 ;
|
|
; 6.154 ; l_rem[5] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 13.755 ;
|
|
; 6.157 ; l_rem[8] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.087 ; 13.757 ;
|
|
; 6.161 ; w_rem[4] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 13.748 ;
|
|
; 6.167 ; w_rem[3] ; w_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.094 ; 13.740 ;
|
|
; 6.195 ; l_rem[4] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 13.714 ;
|
|
; 6.196 ; w_rem[9] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 13.722 ;
|
|
; 6.215 ; l_rem[4] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 13.694 ;
|
|
; 6.216 ; l_rem[13] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.703 ;
|
|
; 6.218 ; l_rem[12] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.702 ;
|
|
; 6.238 ; l_rem[12] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.682 ;
|
|
; 6.241 ; w_rem[3] ; w_rem[14] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.094 ; 13.666 ;
|
|
; 6.248 ; l_rem[8] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.087 ; 13.666 ;
|
|
; 6.254 ; l_rem[11] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.666 ;
|
|
; 6.260 ; l_rem[5] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 13.649 ;
|
|
; 6.277 ; l_rem[10] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.643 ;
|
|
; 6.280 ; l_rem[8] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.640 ;
|
|
; 6.295 ; l_rem[5] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.625 ;
|
|
; 6.297 ; l_rem[10] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.623 ;
|
|
; 6.352 ; w_rem[14] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.080 ; 13.569 ;
|
|
; 6.378 ; l_rem[5] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.098 ; 13.525 ;
|
|
; 6.381 ; w_rem[9] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 13.537 ;
|
|
; 6.381 ; l_rem[2] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.066 ; 13.554 ;
|
|
; 6.388 ; l_rem[3] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.532 ;
|
|
; 6.397 ; w_rem[3] ; w_rem[9] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.093 ; 13.511 ;
|
|
; 6.401 ; l_rem[12] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.080 ; 13.520 ;
|
|
; 6.403 ; l_rem[6] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 13.527 ;
|
|
; 6.405 ; w_rem[7] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 13.513 ;
|
|
; 6.416 ; w_rem[8] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.512 ;
|
|
; 6.417 ; l_rem[9] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 13.509 ;
|
|
; 6.423 ; l_rem[6] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 13.507 ;
|
|
; 6.430 ; w_rem[3] ; w_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.489 ;
|
|
; 6.436 ; l_rem[7] ; l_rem[13] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.074 ; 13.491 ;
|
|
; 6.436 ; l_rem[11] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.484 ;
|
|
; 6.437 ; l_rem[9] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 13.489 ;
|
|
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 85C Model Setup: 'rx_clk' ;
|
|
+-------+--------------------------------+--------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+--------------------------------+--------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 7.059 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.105 ; 6.337 ;
|
|
; 7.059 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.105 ; 6.337 ;
|
|
; 7.059 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.105 ; 6.337 ;
|
|
; 7.059 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.105 ; 6.337 ;
|
|
; 7.059 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.105 ; 6.337 ;
|
|
; 7.059 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.105 ; 6.337 ;
|
|
; 7.070 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.111 ; 6.320 ;
|
|
; 7.070 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.111 ; 6.320 ;
|
|
; 7.070 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.111 ; 6.320 ;
|
|
; 7.070 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.111 ; 6.320 ;
|
|
; 7.231 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.164 ;
|
|
; 7.231 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.164 ;
|
|
; 7.231 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.164 ;
|
|
; 7.231 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.164 ;
|
|
; 7.231 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.164 ;
|
|
; 7.231 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.164 ;
|
|
; 7.241 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.154 ;
|
|
; 7.241 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.154 ;
|
|
; 7.241 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.154 ;
|
|
; 7.241 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.154 ;
|
|
; 7.241 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.154 ;
|
|
; 7.241 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.154 ;
|
|
; 7.242 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 6.147 ;
|
|
; 7.242 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 6.147 ;
|
|
; 7.242 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 6.147 ;
|
|
; 7.242 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 6.147 ;
|
|
; 7.252 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 6.137 ;
|
|
; 7.252 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 6.137 ;
|
|
; 7.252 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 6.137 ;
|
|
; 7.252 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 6.137 ;
|
|
; 7.334 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.061 ;
|
|
; 7.334 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.061 ;
|
|
; 7.334 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.061 ;
|
|
; 7.334 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.061 ;
|
|
; 7.334 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.061 ;
|
|
; 7.334 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 6.061 ;
|
|
; 7.345 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 6.044 ;
|
|
; 7.345 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 6.044 ;
|
|
; 7.345 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 6.044 ;
|
|
; 7.345 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 6.044 ;
|
|
; 7.506 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[6] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.905 ;
|
|
; 7.506 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.905 ;
|
|
; 7.506 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.905 ;
|
|
; 7.506 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.905 ;
|
|
; 7.506 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.905 ;
|
|
; 7.506 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.905 ;
|
|
; 7.506 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[4] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.905 ;
|
|
; 7.506 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[5] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.905 ;
|
|
; 7.507 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[0] ; rx_clk ; rx_clk ; 13.500 ; -0.096 ; 5.898 ;
|
|
; 7.529 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[12] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.881 ;
|
|
; 7.529 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[13] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.881 ;
|
|
; 7.529 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[7] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.881 ;
|
|
; 7.529 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[6] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.881 ;
|
|
; 7.529 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[15] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.881 ;
|
|
; 7.529 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[14] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.881 ;
|
|
; 7.539 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[0] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.872 ;
|
|
; 7.539 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.872 ;
|
|
; 7.539 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.872 ;
|
|
; 7.539 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[2] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.872 ;
|
|
; 7.539 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.872 ;
|
|
; 7.539 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.872 ;
|
|
; 7.539 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[3] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.872 ;
|
|
; 7.539 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[1] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 5.872 ;
|
|
; 7.574 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 5.821 ;
|
|
; 7.574 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 5.821 ;
|
|
; 7.574 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 5.821 ;
|
|
; 7.574 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 5.821 ;
|
|
; 7.574 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 5.821 ;
|
|
; 7.574 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.106 ; 5.821 ;
|
|
; 7.588 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 5.801 ;
|
|
; 7.588 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 5.801 ;
|
|
; 7.588 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 5.801 ;
|
|
; 7.588 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.112 ; 5.801 ;
|
|
; 7.616 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[12] ; rx_clk ; rx_clk ; 13.500 ; -0.092 ; 5.793 ;
|
|
; 7.616 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[13] ; rx_clk ; rx_clk ; 13.500 ; -0.092 ; 5.793 ;
|
|
; 7.616 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[7] ; rx_clk ; rx_clk ; 13.500 ; -0.092 ; 5.793 ;
|
|
; 7.616 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[6] ; rx_clk ; rx_clk ; 13.500 ; -0.092 ; 5.793 ;
|
|
; 7.616 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[15] ; rx_clk ; rx_clk ; 13.500 ; -0.092 ; 5.793 ;
|
|
; 7.616 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[14] ; rx_clk ; rx_clk ; 13.500 ; -0.092 ; 5.793 ;
|
|
; 7.664 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[1] ; rx_clk ; rx_clk ; 13.500 ; -0.081 ; 5.756 ;
|
|
; 7.664 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[3] ; rx_clk ; rx_clk ; 13.500 ; -0.081 ; 5.756 ;
|
|
; 7.664 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[2] ; rx_clk ; rx_clk ; 13.500 ; -0.081 ; 5.756 ;
|
|
; 7.664 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[0] ; rx_clk ; rx_clk ; 13.500 ; -0.081 ; 5.756 ;
|
|
; 7.678 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|width_o[6] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.732 ;
|
|
; 7.678 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|width_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.732 ;
|
|
; 7.678 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|width_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.732 ;
|
|
; 7.678 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|width_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.732 ;
|
|
; 7.678 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|width_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.732 ;
|
|
; 7.678 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|width_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.732 ;
|
|
; 7.678 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|width_o[4] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.732 ;
|
|
; 7.678 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|width_o[5] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.732 ;
|
|
; 7.679 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[0] ; rx_clk ; rx_clk ; 13.500 ; -0.097 ; 5.725 ;
|
|
; 7.688 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|width_o[6] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.722 ;
|
|
; 7.688 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|width_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.722 ;
|
|
; 7.688 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|width_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.722 ;
|
|
; 7.688 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|width_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.722 ;
|
|
; 7.688 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|width_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.722 ;
|
|
; 7.688 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|width_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.722 ;
|
|
; 7.688 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|width_o[4] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.722 ;
|
|
; 7.688 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|width_o[5] ; rx_clk ; rx_clk ; 13.500 ; -0.091 ; 5.722 ;
|
|
+-------+--------------------------------+--------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 85C Model Hold: 'clk_50mhz' ;
|
|
+-------+------------------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+------------------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 0.452 ; w_rem[5] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.746 ;
|
|
; 0.452 ; w_rem[3] ; w_rem[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.746 ;
|
|
; 0.452 ; w_rem[4] ; w_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.746 ;
|
|
; 0.453 ; l_rem[5] ; l_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.746 ;
|
|
; 0.453 ; l_rem[3] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.746 ;
|
|
; 0.453 ; l_rem[4] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.746 ;
|
|
; 0.453 ; uart_tx:u_uart|busy ; uart_tx:u_uart|busy ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.746 ;
|
|
; 0.453 ; uart_tx:u_uart|state.S_IDLE ; uart_tx:u_uart|state.S_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.746 ;
|
|
; 0.453 ; fstate.F_WAIT ; fstate.F_WAIT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.746 ;
|
|
; 0.453 ; conv_step[1] ; conv_step[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.746 ;
|
|
; 0.453 ; conv_step[0] ; conv_step[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.746 ;
|
|
; 0.500 ; rst_sync_uart[1] ; rst_sync_uart[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.794 ;
|
|
; 0.500 ; rst_sync_uart[0] ; rst_sync_uart[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.794 ;
|
|
; 0.500 ; uart_tx:u_uart|state.S_D6 ; uart_tx:u_uart|state.S_D7 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.794 ;
|
|
; 0.501 ; uart_tx:u_uart|tick[8] ; uart_tx:u_uart|tick[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.794 ;
|
|
; 0.503 ; width_u[0] ; w_rem[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.797 ;
|
|
; 0.503 ; lines_u[2] ; l_rem[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.080 ; 0.795 ;
|
|
; 0.508 ; uart_tx:u_uart|state.S_D2 ; uart_tx:u_uart|state.S_D3 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.802 ;
|
|
; 0.508 ; uart_tx:u_uart|state.S_D1 ; uart_tx:u_uart|state.S_D2 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.802 ;
|
|
; 0.509 ; uart_tx:u_uart|state.S_D3 ; uart_tx:u_uart|state.S_D4 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.803 ;
|
|
; 0.525 ; uart_tx:u_uart|state.S_D5 ; uart_tx:u_uart|state.S_D6 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.819 ;
|
|
; 0.544 ; uart_tx:u_uart|state.S_IDLE ; uart_tx:u_uart|state.S_START ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.837 ;
|
|
; 0.555 ; conv_step[0] ; conv_step[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.848 ;
|
|
; 0.594 ; fstate.F_CONVERT ; conv_step[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.887 ;
|
|
; 0.667 ; uart_tx:u_uart|state.S_START ; uart_tx:u_uart|state.S_D0 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.960 ;
|
|
; 0.697 ; lines_u[1] ; l_rem[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.991 ;
|
|
; 0.697 ; uart_tx:u_uart|state.S_D0 ; uart_tx:u_uart|state.S_D1 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.991 ;
|
|
; 0.698 ; lines_u[0] ; l_rem[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.992 ;
|
|
; 0.699 ; width_u[4] ; w_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.993 ;
|
|
; 0.699 ; lines_u[3] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.992 ;
|
|
; 0.701 ; width_u[5] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 0.995 ;
|
|
; 0.701 ; lines_u[4] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.994 ;
|
|
; 0.706 ; uart_tx:u_uart|state.S_D4 ; uart_tx:u_uart|state.S_D5 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 1.000 ;
|
|
; 0.706 ; req_sync[1] ; req_sync[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 0.999 ;
|
|
; 0.722 ; uart_tx:u_uart|state.S_D7 ; uart_tx:u_uart|state.S_STOP ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 1.016 ;
|
|
; 0.727 ; uart_tx:u_uart|state.S_STOP ; uart_tx:u_uart|busy ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.020 ;
|
|
; 0.729 ; uart_tx:u_uart|state.S_STOP ; uart_tx:u_uart|state.S_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.022 ;
|
|
; 0.730 ; fstate.F_LOAD ; fstate.F_WAIT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 1.024 ;
|
|
; 0.744 ; uart_tx:u_uart|tick[1] ; uart_tx:u_uart|tick[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.037 ;
|
|
; 0.744 ; uart_tx:u_uart|tick[3] ; uart_tx:u_uart|tick[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.037 ;
|
|
; 0.745 ; uart_tx:u_uart|tick[5] ; uart_tx:u_uart|tick[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.038 ;
|
|
; 0.746 ; uart_tx:u_uart|tick[2] ; uart_tx:u_uart|tick[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.039 ;
|
|
; 0.747 ; uart_tx:u_uart|tick[4] ; uart_tx:u_uart|tick[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.040 ;
|
|
; 0.747 ; uart_tx:u_uart|tick[6] ; uart_tx:u_uart|tick[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.040 ;
|
|
; 0.747 ; uart_tx:u_uart|tick[7] ; uart_tx:u_uart|tick[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.040 ;
|
|
; 0.769 ; uart_tx:u_uart|tick[0] ; uart_tx:u_uart|tick[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.062 ;
|
|
; 0.774 ; idx[5] ; idx[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.067 ;
|
|
; 0.802 ; idx[1] ; idx[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.095 ;
|
|
; 0.813 ; idx[4] ; idx[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.106 ;
|
|
; 0.819 ; uart_tx:u_uart|state.S_IDLE ; uart_tx:u_uart|tx ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.112 ;
|
|
; 0.821 ; idx[2] ; idx[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.114 ;
|
|
; 0.830 ; width_u[12] ; w_rem[12] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.123 ;
|
|
; 0.830 ; width_u[6] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 1.124 ;
|
|
; 0.830 ; lines_u[10] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.123 ;
|
|
; 0.831 ; width_u[14] ; w_rem[14] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 1.125 ;
|
|
; 0.831 ; lines_u[13] ; l_rem[13] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.124 ;
|
|
; 0.832 ; W3_r[3] ; tx_byte[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 1.126 ;
|
|
; 0.832 ; lines_u[11] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.125 ;
|
|
; 0.832 ; idx[4] ; tx_byte[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.125 ;
|
|
; 0.837 ; idx[4] ; tx_byte[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.130 ;
|
|
; 0.841 ; tx_start ; fstate.F_WAIT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.134 ;
|
|
; 0.871 ; req_sync[2] ; req_edge_q ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.164 ;
|
|
; 0.901 ; width_u[1] ; w_rem[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 1.195 ;
|
|
; 0.913 ; heartbeat_u ; fstate.F_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.206 ;
|
|
; 0.914 ; fstate.F_CONVERT ; conv_step[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.207 ;
|
|
; 0.968 ; fstate.F_LOAD ; tx_start ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 1.262 ;
|
|
; 0.981 ; width_u[7] ; w_rem[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 1.275 ;
|
|
; 0.982 ; width_u[15] ; w_rem[15] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 1.276 ;
|
|
; 0.982 ; width_u[10] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.275 ;
|
|
; 1.008 ; W3_r[2] ; tx_byte[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 1.302 ;
|
|
; 1.012 ; idx[3] ; idx[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.305 ;
|
|
; 1.016 ; idx[0] ; idx[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.309 ;
|
|
; 1.040 ; uart_tx:u_uart|state.S_IDLE ; uart_tx:u_uart|busy ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.333 ;
|
|
; 1.046 ; fstate.F_LOAD ; fstate.F_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.339 ;
|
|
; 1.090 ; lines_u[15] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.383 ;
|
|
; 1.092 ; lines_u[9] ; l_rem[9] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.385 ;
|
|
; 1.093 ; lines_u[7] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.386 ;
|
|
; 1.096 ; idx[1] ; tx_byte[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.389 ;
|
|
; 1.098 ; lines_u[12] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.391 ;
|
|
; 1.098 ; uart_tx:u_uart|tick[1] ; uart_tx:u_uart|tick[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.391 ;
|
|
; 1.099 ; uart_tx:u_uart|tick[3] ; uart_tx:u_uart|tick[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.392 ;
|
|
; 1.100 ; lines_u[6] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.393 ;
|
|
; 1.100 ; uart_tx:u_uart|tick[5] ; uart_tx:u_uart|tick[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.393 ;
|
|
; 1.101 ; lines_u[8] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.394 ;
|
|
; 1.101 ; uart_tx:u_uart|tick[7] ; uart_tx:u_uart|tick[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.394 ;
|
|
; 1.104 ; width_u[8] ; w_rem[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.397 ;
|
|
; 1.105 ; width_u[9] ; w_rem[9] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 1.399 ;
|
|
; 1.107 ; uart_tx:u_uart|tick[2] ; uart_tx:u_uart|tick[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.400 ;
|
|
; 1.107 ; uart_tx:u_uart|tick[0] ; uart_tx:u_uart|tick[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.400 ;
|
|
; 1.108 ; uart_tx:u_uart|tick[4] ; uart_tx:u_uart|tick[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.401 ;
|
|
; 1.108 ; uart_tx:u_uart|tick[6] ; uart_tx:u_uart|tick[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.401 ;
|
|
; 1.116 ; uart_tx:u_uart|tick[0] ; uart_tx:u_uart|tick[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.409 ;
|
|
; 1.116 ; uart_tx:u_uart|tick[2] ; uart_tx:u_uart|tick[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.409 ;
|
|
; 1.117 ; uart_tx:u_uart|tick[4] ; uart_tx:u_uart|tick[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.410 ;
|
|
; 1.117 ; uart_tx:u_uart|tick[6] ; uart_tx:u_uart|tick[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.410 ;
|
|
; 1.125 ; fstate.F_IDLE ; fstate.F_CONVERT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 1.419 ;
|
|
; 1.135 ; W3_r[0] ; tx_byte[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 1.429 ;
|
|
; 1.149 ; W3_r[1] ; tx_byte[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 1.443 ;
|
|
; 1.157 ; idx[1] ; idx[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.450 ;
|
|
; 1.157 ; req_edge_q ; fstate.F_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 1.450 ;
|
|
+-------+------------------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 85C Model Hold: 'rx_clk' ;
|
|
+-------+---------------------------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+---------------------------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 0.452 ; de_monitor:u_mon|any_bad_width ; de_monitor:u_mon|any_bad_width ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 0.746 ;
|
|
; 0.491 ; hb_count[7] ; hb_count[7] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 0.785 ;
|
|
; 0.499 ; de_monitor:u_mon|lines_o[5] ; lines_lat[5] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 0.793 ;
|
|
; 0.500 ; de_monitor:u_mon|width_o[7] ; width_lat[7] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.793 ;
|
|
; 0.501 ; de_monitor:u_mon|width_o[11] ; width_lat[11] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.794 ;
|
|
; 0.501 ; de_monitor:u_mon|lines_o[14] ; lines_lat[14] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.794 ;
|
|
; 0.501 ; de_monitor:u_mon|lines_o[6] ; lines_lat[6] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 0.795 ;
|
|
; 0.501 ; de_monitor:u_mon|lines_o[13] ; lines_lat[13] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.794 ;
|
|
; 0.501 ; de_monitor:u_mon|lines_o[12] ; lines_lat[12] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.794 ;
|
|
; 0.501 ; de_monitor:u_mon|lines_o[1] ; lines_lat[1] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 0.795 ;
|
|
; 0.501 ; de_monitor:u_mon|lines_o[11] ; lines_lat[11] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.794 ;
|
|
; 0.501 ; de_monitor:u_mon|lines_o[3] ; lines_lat[3] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 0.795 ;
|
|
; 0.501 ; de_monitor:u_mon|lines_o[2] ; lines_lat[2] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 0.795 ;
|
|
; 0.501 ; rst_sync_pix[0] ; rst_sync_pix[1] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.794 ;
|
|
; 0.502 ; de_monitor:u_mon|width_o[15] ; width_lat[15] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.795 ;
|
|
; 0.502 ; de_monitor:u_mon|width_o[2] ; width_lat[2] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.795 ;
|
|
; 0.502 ; de_monitor:u_mon|width_o[9] ; width_lat[9] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.795 ;
|
|
; 0.502 ; de_monitor:u_mon|width_o[10] ; width_lat[10] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.795 ;
|
|
; 0.502 ; de_monitor:u_mon|width_o[3] ; width_lat[3] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.795 ;
|
|
; 0.502 ; de_monitor:u_mon|width_o[1] ; width_lat[1] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.795 ;
|
|
; 0.502 ; de_monitor:u_mon|lines_o[9] ; lines_lat[9] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.795 ;
|
|
; 0.502 ; de_monitor:u_mon|lines_o[7] ; lines_lat[7] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.795 ;
|
|
; 0.502 ; de_monitor:u_mon|lines_o[8] ; lines_lat[8] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.795 ;
|
|
; 0.502 ; rst_sync_pix[1] ; rst_sync_pix[2] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.795 ;
|
|
; 0.503 ; de_monitor:u_mon|width_o[13] ; width_lat[13] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.796 ;
|
|
; 0.503 ; de_monitor:u_mon|lines_o[15] ; lines_lat[15] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.796 ;
|
|
; 0.504 ; de_monitor:u_mon|width_o[0] ; width_lat[0] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.797 ;
|
|
; 0.504 ; de_monitor:u_mon|lines_o[10] ; lines_lat[10] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.797 ;
|
|
; 0.698 ; de_monitor:u_mon|lines_o[0] ; lines_lat[0] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.991 ;
|
|
; 0.698 ; de_monitor:u_mon|width_o[6] ; width_lat[6] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.991 ;
|
|
; 0.699 ; de_monitor:u_mon|width_o[14] ; width_lat[14] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.992 ;
|
|
; 0.699 ; de_monitor:u_mon|width_o[4] ; width_lat[4] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.992 ;
|
|
; 0.699 ; de_monitor:u_mon|lines_o[4] ; lines_lat[4] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 0.993 ;
|
|
; 0.699 ; de_monitor:u_mon|anomaly_o ; anomaly_lat ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.992 ;
|
|
; 0.700 ; de_monitor:u_mon|width_o[8] ; width_lat[8] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.993 ;
|
|
; 0.700 ; de_monitor:u_mon|width_o[12] ; width_lat[12] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.993 ;
|
|
; 0.700 ; de_monitor:u_mon|width_o[5] ; width_lat[5] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 0.993 ;
|
|
; 0.713 ; de_monitor:u_mon|line_count[4] ; de_monitor:u_mon|lines_o[4] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 1.006 ;
|
|
; 0.740 ; de_monitor:u_mon|line_width[8] ; de_monitor:u_mon|last_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.083 ; 1.035 ;
|
|
; 0.742 ; de_monitor:u_mon|line_count[5] ; de_monitor:u_mon|lines_o[5] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 1.035 ;
|
|
; 0.742 ; hb_count[1] ; hb_count[1] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.036 ;
|
|
; 0.747 ; de_monitor:u_mon|line_count[1] ; de_monitor:u_mon|lines_o[1] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 1.040 ;
|
|
; 0.751 ; de_monitor:u_mon|line_count[6] ; de_monitor:u_mon|lines_o[6] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 1.044 ;
|
|
; 0.760 ; de_monitor:u_mon|line_width[3] ; de_monitor:u_mon|line_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.054 ;
|
|
; 0.760 ; de_monitor:u_mon|line_count[3] ; de_monitor:u_mon|line_count[3] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.054 ;
|
|
; 0.761 ; de_monitor:u_mon|line_width[13] ; de_monitor:u_mon|line_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.055 ;
|
|
; 0.761 ; de_monitor:u_mon|line_width[11] ; de_monitor:u_mon|line_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.055 ;
|
|
; 0.761 ; de_monitor:u_mon|line_width[5] ; de_monitor:u_mon|line_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.055 ;
|
|
; 0.761 ; de_monitor:u_mon|line_width[1] ; de_monitor:u_mon|line_width[1] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.055 ;
|
|
; 0.761 ; de_monitor:u_mon|line_count[13] ; de_monitor:u_mon|line_count[13] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.055 ;
|
|
; 0.761 ; de_monitor:u_mon|line_count[11] ; de_monitor:u_mon|line_count[11] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.055 ;
|
|
; 0.761 ; de_monitor:u_mon|line_count[5] ; de_monitor:u_mon|line_count[5] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.055 ;
|
|
; 0.761 ; de_monitor:u_mon|line_count[1] ; de_monitor:u_mon|line_count[1] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.055 ;
|
|
; 0.762 ; de_monitor:u_mon|line_count[15] ; de_monitor:u_mon|line_count[15] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.056 ;
|
|
; 0.762 ; de_monitor:u_mon|line_width[15] ; de_monitor:u_mon|line_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.056 ;
|
|
; 0.763 ; de_monitor:u_mon|line_width[9] ; de_monitor:u_mon|line_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.057 ;
|
|
; 0.763 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|line_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.057 ;
|
|
; 0.763 ; de_monitor:u_mon|line_width[6] ; de_monitor:u_mon|line_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.057 ;
|
|
; 0.763 ; de_monitor:u_mon|line_width[2] ; de_monitor:u_mon|line_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.057 ;
|
|
; 0.763 ; de_monitor:u_mon|line_count[9] ; de_monitor:u_mon|line_count[9] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.057 ;
|
|
; 0.763 ; de_monitor:u_mon|line_count[7] ; de_monitor:u_mon|line_count[7] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.057 ;
|
|
; 0.763 ; de_monitor:u_mon|line_count[6] ; de_monitor:u_mon|line_count[6] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.057 ;
|
|
; 0.763 ; de_monitor:u_mon|line_count[2] ; de_monitor:u_mon|line_count[2] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.057 ;
|
|
; 0.764 ; de_monitor:u_mon|line_width[14] ; de_monitor:u_mon|line_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.058 ;
|
|
; 0.764 ; de_monitor:u_mon|line_width[4] ; de_monitor:u_mon|line_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.058 ;
|
|
; 0.764 ; de_monitor:u_mon|line_count[14] ; de_monitor:u_mon|line_count[14] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.058 ;
|
|
; 0.764 ; de_monitor:u_mon|line_count[4] ; de_monitor:u_mon|line_count[4] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.058 ;
|
|
; 0.765 ; de_monitor:u_mon|line_width[12] ; de_monitor:u_mon|line_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.059 ;
|
|
; 0.765 ; de_monitor:u_mon|line_width[10] ; de_monitor:u_mon|line_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.059 ;
|
|
; 0.765 ; de_monitor:u_mon|line_width[8] ; de_monitor:u_mon|line_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.059 ;
|
|
; 0.765 ; de_monitor:u_mon|line_count[12] ; de_monitor:u_mon|line_count[12] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.059 ;
|
|
; 0.765 ; de_monitor:u_mon|line_count[10] ; de_monitor:u_mon|line_count[10] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.059 ;
|
|
; 0.765 ; de_monitor:u_mon|line_count[8] ; de_monitor:u_mon|line_count[8] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.059 ;
|
|
; 0.766 ; hb_count[6] ; hb_count[6] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.060 ;
|
|
; 0.769 ; de_monitor:u_mon|line_width[11] ; de_monitor:u_mon|last_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.083 ; 1.064 ;
|
|
; 0.769 ; de_monitor:u_mon|line_width[9] ; de_monitor:u_mon|last_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.083 ; 1.064 ;
|
|
; 0.777 ; hb_count[0] ; hb_count[0] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.071 ;
|
|
; 0.785 ; de_monitor:u_mon|line_width[0] ; de_monitor:u_mon|line_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.079 ;
|
|
; 0.785 ; de_monitor:u_mon|line_count[0] ; de_monitor:u_mon|line_count[0] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.079 ;
|
|
; 0.874 ; de_monitor:u_mon|line_width[2] ; de_monitor:u_mon|bad_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.168 ;
|
|
; 0.882 ; de_monitor:u_mon|line_width[3] ; de_monitor:u_mon|bad_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.176 ;
|
|
; 0.885 ; de_monitor:u_mon|line_width[10] ; de_monitor:u_mon|bad_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.083 ; 1.180 ;
|
|
; 0.913 ; de_monitor:u_mon|line_width[0] ; de_monitor:u_mon|bad_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.207 ;
|
|
; 0.921 ; hb_count[5] ; hb_count[2] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.215 ;
|
|
; 0.922 ; hb_count[5] ; hb_count[5] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.216 ;
|
|
; 0.922 ; hb_count[5] ; hb_count[3] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.216 ;
|
|
; 0.922 ; hb_count[5] ; hb_count[4] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.216 ;
|
|
; 0.924 ; de_monitor:u_mon|line_count[2] ; de_monitor:u_mon|lines_o[2] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 1.217 ;
|
|
; 0.929 ; de_monitor:u_mon|line_width[4] ; de_monitor:u_mon|bad_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.083 ; 1.224 ;
|
|
; 0.932 ; de_monitor:u_mon|line_count[3] ; de_monitor:u_mon|lines_o[3] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 1.225 ;
|
|
; 0.933 ; de_monitor:u_mon|line_width[2] ; de_monitor:u_mon|last_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.227 ;
|
|
; 0.941 ; de_monitor:u_mon|line_width[3] ; de_monitor:u_mon|last_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.235 ;
|
|
; 0.942 ; de_monitor:u_mon|line_width[10] ; de_monitor:u_mon|last_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.083 ; 1.237 ;
|
|
; 0.943 ; hb_count[5] ; heartbeat_lat ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.237 ;
|
|
; 0.946 ; de_monitor:u_mon|line_width[5] ; de_monitor:u_mon|last_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.083 ; 1.241 ;
|
|
; 0.968 ; de_monitor:u_mon|line_width[0] ; de_monitor:u_mon|last_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 1.262 ;
|
|
; 0.984 ; de_monitor:u_mon|line_width[8] ; de_monitor:u_mon|bad_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.083 ; 1.279 ;
|
|
; 0.988 ; de_monitor:u_mon|line_width[4] ; de_monitor:u_mon|last_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.083 ; 1.283 ;
|
|
; 1.025 ; de_monitor:u_mon|last_width[1] ; de_monitor:u_mon|width_o[1] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 1.309 ;
|
|
; 1.032 ; de_monitor:u_mon|line_width[9] ; de_monitor:u_mon|bad_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.083 ; 1.327 ;
|
|
+-------+---------------------------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 85C Model Recovery: 'rx_clk' ;
|
|
+-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 8.730 ; rst_sync_pix[2] ; lines_lat[6] ; rx_clk ; rx_clk ; 13.500 ; -0.077 ; 4.694 ;
|
|
; 8.730 ; rst_sync_pix[2] ; lines_lat[1] ; rx_clk ; rx_clk ; 13.500 ; -0.077 ; 4.694 ;
|
|
; 8.730 ; rst_sync_pix[2] ; lines_lat[3] ; rx_clk ; rx_clk ; 13.500 ; -0.077 ; 4.694 ;
|
|
; 8.730 ; rst_sync_pix[2] ; lines_lat[4] ; rx_clk ; rx_clk ; 13.500 ; -0.077 ; 4.694 ;
|
|
; 8.730 ; rst_sync_pix[2] ; lines_lat[2] ; rx_clk ; rx_clk ; 13.500 ; -0.077 ; 4.694 ;
|
|
; 8.730 ; rst_sync_pix[2] ; lines_lat[5] ; rx_clk ; rx_clk ; 13.500 ; -0.077 ; 4.694 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[15] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[14] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 4.688 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[14] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[13] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 4.688 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[13] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[12] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 4.688 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[12] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[11] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[10] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[9] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[8] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[7] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 4.688 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[7] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[6] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 4.688 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[6] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[5] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[4] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[3] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[3] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[2] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[2] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[1] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[1] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[0] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[0] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[6] ; rx_clk ; rx_clk ; 13.500 ; -0.077 ; 4.694 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[5] ; rx_clk ; rx_clk ; 13.500 ; -0.077 ; 4.694 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[4] ; rx_clk ; rx_clk ; 13.500 ; -0.077 ; 4.694 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[3] ; rx_clk ; rx_clk ; 13.500 ; -0.077 ; 4.694 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[2] ; rx_clk ; rx_clk ; 13.500 ; -0.077 ; 4.694 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[1] ; rx_clk ; rx_clk ; 13.500 ; -0.077 ; 4.694 ;
|
|
; 8.730 ; rst_sync_pix[2] ; hb_count[7] ; rx_clk ; rx_clk ; 13.500 ; -0.086 ; 4.685 ;
|
|
; 8.730 ; rst_sync_pix[2] ; heartbeat_lat ; rx_clk ; rx_clk ; 13.500 ; -0.086 ; 4.685 ;
|
|
; 8.730 ; rst_sync_pix[2] ; hb_count[5] ; rx_clk ; rx_clk ; 13.500 ; -0.086 ; 4.685 ;
|
|
; 8.730 ; rst_sync_pix[2] ; hb_count[2] ; rx_clk ; rx_clk ; 13.500 ; -0.086 ; 4.685 ;
|
|
; 8.730 ; rst_sync_pix[2] ; hb_count[3] ; rx_clk ; rx_clk ; 13.500 ; -0.086 ; 4.685 ;
|
|
; 8.730 ; rst_sync_pix[2] ; hb_count[4] ; rx_clk ; rx_clk ; 13.500 ; -0.086 ; 4.685 ;
|
|
; 8.730 ; rst_sync_pix[2] ; hb_count[6] ; rx_clk ; rx_clk ; 13.500 ; -0.086 ; 4.685 ;
|
|
; 8.730 ; rst_sync_pix[2] ; hb_count[1] ; rx_clk ; rx_clk ; 13.500 ; -0.086 ; 4.685 ;
|
|
; 8.730 ; rst_sync_pix[2] ; hb_count[0] ; rx_clk ; rx_clk ; 13.500 ; -0.086 ; 4.685 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|de_q ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.697 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[1] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.697 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[2] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.697 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[3] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.697 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[5] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.697 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[12] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.697 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[13] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.697 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[15] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.697 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[6] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.697 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|frame_active ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.697 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|frame_done ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.697 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[5] ; rx_clk ; rx_clk ; 13.500 ; -0.072 ; 4.699 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[1] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[3] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[12] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 4.688 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[13] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 4.688 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[7] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 4.688 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[6] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 4.688 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[2] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[15] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 4.688 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[14] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 4.688 ;
|
|
; 8.730 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[0] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 4.698 ;
|
|
; 8.731 ; rst_sync_pix[2] ; lines_lat[0] ; rx_clk ; rx_clk ; 13.500 ; -0.088 ; 4.682 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[0] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[0] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[14] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[15] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[2] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[2] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[6] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[6] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[7] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[8] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[9] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[11] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[13] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[12] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[10] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[3] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[3] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[4] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[4] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[1] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[1] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
; 8.731 ; rst_sync_pix[2] ; width_lat[5] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 4.688 ;
|
|
+-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 85C Model Recovery: 'clk_50mhz' ;
|
|
+--------+------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+--------+------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 15.869 ; rst_sync_uart[2] ; req_sync[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 4.057 ;
|
|
; 16.314 ; rst_sync_uart[2] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 3.612 ;
|
|
; 16.314 ; rst_sync_uart[2] ; w_rem[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.070 ; 3.617 ;
|
|
; 16.314 ; rst_sync_uart[2] ; w_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 3.612 ;
|
|
; 16.314 ; rst_sync_uart[2] ; w_rem[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 3.612 ;
|
|
; 16.314 ; rst_sync_uart[2] ; W0_r[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.076 ; 3.611 ;
|
|
; 16.314 ; rst_sync_uart[2] ; W0_r[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.076 ; 3.611 ;
|
|
; 16.314 ; rst_sync_uart[2] ; lines_u[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.070 ; 3.617 ;
|
|
; 16.314 ; rst_sync_uart[2] ; l_rem[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.070 ; 3.617 ;
|
|
; 16.314 ; rst_sync_uart[2] ; width_u[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 3.612 ;
|
|
; 16.314 ; rst_sync_uart[2] ; width_u[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.070 ; 3.617 ;
|
|
; 16.314 ; rst_sync_uart[2] ; width_u[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 3.612 ;
|
|
; 16.314 ; rst_sync_uart[2] ; width_u[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 3.620 ;
|
|
; 16.314 ; rst_sync_uart[2] ; L1_r[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.065 ; 3.622 ;
|
|
; 16.315 ; rst_sync_uart[2] ; tx_byte[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.084 ; 3.602 ;
|
|
; 16.315 ; rst_sync_uart[2] ; tx_byte[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.084 ; 3.602 ;
|
|
; 16.315 ; rst_sync_uart[2] ; tx_byte[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.084 ; 3.602 ;
|
|
; 16.315 ; rst_sync_uart[2] ; tx_byte[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.084 ; 3.602 ;
|
|
; 16.315 ; rst_sync_uart[2] ; W0_r[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.094 ; 3.592 ;
|
|
; 16.315 ; rst_sync_uart[2] ; W0_r[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.094 ; 3.592 ;
|
|
; 16.315 ; rst_sync_uart[2] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.607 ;
|
|
; 16.315 ; rst_sync_uart[2] ; W2_r[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.093 ; 3.593 ;
|
|
; 16.315 ; rst_sync_uart[2] ; W2_r[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.093 ; 3.593 ;
|
|
; 16.315 ; rst_sync_uart[2] ; W3_r[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.084 ; 3.602 ;
|
|
; 16.315 ; rst_sync_uart[2] ; req_sync[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.093 ; 3.593 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|busy ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; fstate.F_WAIT ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 3.594 ;
|
|
; 16.315 ; rst_sync_uart[2] ; req_sync[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.093 ; 3.593 ;
|
|
; 16.315 ; rst_sync_uart[2] ; heartbeat_u ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.093 ; 3.593 ;
|
|
; 16.315 ; rst_sync_uart[2] ; req_edge_q ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.093 ; 3.593 ;
|
|
; 16.315 ; rst_sync_uart[2] ; anomaly_u ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.093 ; 3.593 ;
|
|
; 16.315 ; rst_sync_uart[2] ; conv_step[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 3.594 ;
|
|
; 16.315 ; rst_sync_uart[2] ; conv_step[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 3.594 ;
|
|
; 16.315 ; rst_sync_uart[2] ; fstate.F_CONVERT ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 3.594 ;
|
|
; 16.315 ; rst_sync_uart[2] ; fstate.F_IDLE ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.093 ; 3.593 ;
|
|
; 16.315 ; rst_sync_uart[2] ; msg_len[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.089 ; 3.597 ;
|
|
; 16.315 ; rst_sync_uart[2] ; msg_len[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.089 ; 3.597 ;
|
|
; 16.315 ; rst_sync_uart[2] ; idx[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.086 ; 3.600 ;
|
|
; 16.315 ; rst_sync_uart[2] ; idx[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.086 ; 3.600 ;
|
|
; 16.315 ; rst_sync_uart[2] ; idx[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.086 ; 3.600 ;
|
|
; 16.315 ; rst_sync_uart[2] ; idx[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.086 ; 3.600 ;
|
|
; 16.315 ; rst_sync_uart[2] ; is_err_msg ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.089 ; 3.597 ;
|
|
; 16.315 ; rst_sync_uart[2] ; idx[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.086 ; 3.600 ;
|
|
; 16.315 ; rst_sync_uart[2] ; idx[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.086 ; 3.600 ;
|
|
; 16.315 ; rst_sync_uart[2] ; fstate.F_LOAD ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.093 ; 3.593 ;
|
|
; 16.315 ; rst_sync_uart[2] ; tx_start ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 3.594 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_START ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D0 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D1 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D2 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D3 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D4 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D5 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D6 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D7 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_STOP ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_IDLE ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; lines_u[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.078 ; 3.608 ;
|
|
; 16.315 ; rst_sync_uart[2] ; lines_u[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.078 ; 3.608 ;
|
|
; 16.315 ; rst_sync_uart[2] ; lines_u[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.078 ; 3.608 ;
|
|
; 16.315 ; rst_sync_uart[2] ; lines_u[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.089 ; 3.597 ;
|
|
; 16.315 ; rst_sync_uart[2] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.089 ; 3.597 ;
|
|
; 16.315 ; rst_sync_uart[2] ; lines_u[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.089 ; 3.597 ;
|
|
; 16.315 ; rst_sync_uart[2] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.089 ; 3.597 ;
|
|
; 16.315 ; rst_sync_uart[2] ; lines_u[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.089 ; 3.597 ;
|
|
; 16.315 ; rst_sync_uart[2] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.089 ; 3.597 ;
|
|
; 16.315 ; rst_sync_uart[2] ; lines_u[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.089 ; 3.597 ;
|
|
; 16.315 ; rst_sync_uart[2] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.089 ; 3.597 ;
|
|
; 16.315 ; rst_sync_uart[2] ; lines_u[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.095 ; 3.591 ;
|
|
; 16.315 ; rst_sync_uart[2] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.095 ; 3.591 ;
|
|
; 16.315 ; rst_sync_uart[2] ; lines_u[13] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 3.598 ;
|
|
; 16.315 ; rst_sync_uart[2] ; l_rem[13] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 3.598 ;
|
|
; 16.315 ; rst_sync_uart[2] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.078 ; 3.608 ;
|
|
; 16.315 ; rst_sync_uart[2] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.078 ; 3.608 ;
|
|
; 16.315 ; rst_sync_uart[2] ; lines_u[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 3.598 ;
|
|
; 16.315 ; rst_sync_uart[2] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 3.598 ;
|
|
; 16.315 ; rst_sync_uart[2] ; lines_u[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.095 ; 3.591 ;
|
|
; 16.315 ; rst_sync_uart[2] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.095 ; 3.591 ;
|
|
; 16.315 ; rst_sync_uart[2] ; lines_u[9] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.095 ; 3.591 ;
|
|
; 16.315 ; rst_sync_uart[2] ; l_rem[9] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.095 ; 3.591 ;
|
|
; 16.315 ; rst_sync_uart[2] ; lines_u[14] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 3.598 ;
|
|
; 16.315 ; rst_sync_uart[2] ; l_rem[14] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 3.598 ;
|
|
; 16.315 ; rst_sync_uart[2] ; l_rem[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.078 ; 3.608 ;
|
|
; 16.315 ; rst_sync_uart[2] ; width_u[13] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.068 ; 3.618 ;
|
|
; 16.315 ; rst_sync_uart[2] ; width_u[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.068 ; 3.618 ;
|
|
; 16.315 ; rst_sync_uart[2] ; width_u[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.607 ;
|
|
; 16.315 ; rst_sync_uart[2] ; tx_byte[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.084 ; 3.602 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; tx_byte[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.086 ; 3.600 ;
|
|
; 16.315 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 3.603 ;
|
|
; 16.315 ; rst_sync_uart[2] ; L1_r[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.063 ; 3.623 ;
|
|
+--------+------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 85C Model Removal: 'clk_50mhz' ;
|
|
+-------+------------------+-----------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+------------------+-----------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 3.067 ; rst_sync_uart[2] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.097 ; 3.376 ;
|
|
; 3.067 ; rst_sync_uart[2] ; width_u[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.097 ; 3.376 ;
|
|
; 3.073 ; rst_sync_uart[2] ; width_u[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.109 ; 3.394 ;
|
|
; 3.074 ; rst_sync_uart[2] ; lines_u[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.072 ; 3.358 ;
|
|
; 3.074 ; rst_sync_uart[2] ; l_rem[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.072 ; 3.358 ;
|
|
; 3.074 ; rst_sync_uart[2] ; L1_r[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.113 ; 3.399 ;
|
|
; 3.074 ; rst_sync_uart[2] ; L1_r[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.113 ; 3.399 ;
|
|
; 3.075 ; rst_sync_uart[2] ; tx_byte[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.092 ; 3.379 ;
|
|
; 3.075 ; rst_sync_uart[2] ; tx_byte[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.092 ; 3.379 ;
|
|
; 3.075 ; rst_sync_uart[2] ; tx_byte[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.092 ; 3.379 ;
|
|
; 3.075 ; rst_sync_uart[2] ; tx_byte[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.092 ; 3.379 ;
|
|
; 3.075 ; rst_sync_uart[2] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.101 ; 3.388 ;
|
|
; 3.075 ; rst_sync_uart[2] ; w_rem[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.101 ; 3.388 ;
|
|
; 3.075 ; rst_sync_uart[2] ; w_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.101 ; 3.388 ;
|
|
; 3.075 ; rst_sync_uart[2] ; W3_r[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.092 ; 3.379 ;
|
|
; 3.075 ; rst_sync_uart[2] ; width_u[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.101 ; 3.388 ;
|
|
; 3.075 ; rst_sync_uart[2] ; width_u[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.101 ; 3.388 ;
|
|
; 3.075 ; rst_sync_uart[2] ; width_u[13] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.108 ; 3.395 ;
|
|
; 3.075 ; rst_sync_uart[2] ; width_u[11] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.108 ; 3.395 ;
|
|
; 3.075 ; rst_sync_uart[2] ; tx_byte[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.092 ; 3.379 ;
|
|
; 3.075 ; rst_sync_uart[2] ; W3_r[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.092 ; 3.379 ;
|
|
; 3.075 ; rst_sync_uart[2] ; W3_r[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.092 ; 3.379 ;
|
|
; 3.075 ; rst_sync_uart[2] ; L1_r[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.111 ; 3.398 ;
|
|
; 3.075 ; rst_sync_uart[2] ; W3_r[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.092 ; 3.379 ;
|
|
; 3.076 ; rst_sync_uart[2] ; w_rem[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.106 ; 3.394 ;
|
|
; 3.076 ; rst_sync_uart[2] ; W0_r[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.100 ; 3.388 ;
|
|
; 3.076 ; rst_sync_uart[2] ; W0_r[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.100 ; 3.388 ;
|
|
; 3.076 ; rst_sync_uart[2] ; lines_u[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.097 ; 3.385 ;
|
|
; 3.076 ; rst_sync_uart[2] ; lines_u[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.097 ; 3.385 ;
|
|
; 3.076 ; rst_sync_uart[2] ; lines_u[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.097 ; 3.385 ;
|
|
; 3.076 ; rst_sync_uart[2] ; lines_u[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.106 ; 3.394 ;
|
|
; 3.076 ; rst_sync_uart[2] ; l_rem[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.106 ; 3.394 ;
|
|
; 3.076 ; rst_sync_uart[2] ; lines_u[13] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.375 ;
|
|
; 3.076 ; rst_sync_uart[2] ; l_rem[13] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.375 ;
|
|
; 3.076 ; rst_sync_uart[2] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.097 ; 3.385 ;
|
|
; 3.076 ; rst_sync_uart[2] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.097 ; 3.385 ;
|
|
; 3.076 ; rst_sync_uart[2] ; lines_u[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.375 ;
|
|
; 3.076 ; rst_sync_uart[2] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.375 ;
|
|
; 3.076 ; rst_sync_uart[2] ; lines_u[14] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.375 ;
|
|
; 3.076 ; rst_sync_uart[2] ; l_rem[14] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.375 ;
|
|
; 3.076 ; rst_sync_uart[2] ; l_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.097 ; 3.385 ;
|
|
; 3.076 ; rst_sync_uart[2] ; width_u[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.106 ; 3.394 ;
|
|
; 3.076 ; rst_sync_uart[2] ; L0_r[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.098 ; 3.386 ;
|
|
; 3.076 ; rst_sync_uart[2] ; L0_r[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.098 ; 3.386 ;
|
|
; 3.076 ; rst_sync_uart[2] ; L0_r[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.098 ; 3.386 ;
|
|
; 3.076 ; rst_sync_uart[2] ; L1_r[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.098 ; 3.386 ;
|
|
; 3.077 ; rst_sync_uart[2] ; w_rem[15] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.089 ; 3.378 ;
|
|
; 3.077 ; rst_sync_uart[2] ; w_rem[14] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.089 ; 3.378 ;
|
|
; 3.077 ; rst_sync_uart[2] ; w_rem[13] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.090 ; 3.379 ;
|
|
; 3.077 ; rst_sync_uart[2] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.089 ; 3.378 ;
|
|
; 3.077 ; rst_sync_uart[2] ; w_rem[9] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.090 ; 3.379 ;
|
|
; 3.077 ; rst_sync_uart[2] ; w_rem[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.090 ; 3.379 ;
|
|
; 3.077 ; rst_sync_uart[2] ; width_u[9] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.090 ; 3.379 ;
|
|
; 3.077 ; rst_sync_uart[2] ; width_u[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.090 ; 3.379 ;
|
|
; 3.077 ; rst_sync_uart[2] ; width_u[15] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.089 ; 3.378 ;
|
|
; 3.077 ; rst_sync_uart[2] ; width_u[14] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.089 ; 3.378 ;
|
|
; 3.078 ; rst_sync_uart[2] ; w_rem[12] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.090 ; 3.380 ;
|
|
; 3.078 ; rst_sync_uart[2] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.090 ; 3.380 ;
|
|
; 3.078 ; rst_sync_uart[2] ; w_rem[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.080 ; 3.370 ;
|
|
; 3.078 ; rst_sync_uart[2] ; req_sync[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 3.372 ;
|
|
; 3.078 ; rst_sync_uart[2] ; fstate.F_WAIT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.083 ; 3.373 ;
|
|
; 3.078 ; rst_sync_uart[2] ; req_sync[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 3.372 ;
|
|
; 3.078 ; rst_sync_uart[2] ; heartbeat_u ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 3.372 ;
|
|
; 3.078 ; rst_sync_uart[2] ; req_edge_q ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 3.372 ;
|
|
; 3.078 ; rst_sync_uart[2] ; anomaly_u ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 3.372 ;
|
|
; 3.078 ; rst_sync_uart[2] ; conv_step[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.083 ; 3.373 ;
|
|
; 3.078 ; rst_sync_uart[2] ; conv_step[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.083 ; 3.373 ;
|
|
; 3.078 ; rst_sync_uart[2] ; fstate.F_CONVERT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.083 ; 3.373 ;
|
|
; 3.078 ; rst_sync_uart[2] ; fstate.F_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 3.372 ;
|
|
; 3.078 ; rst_sync_uart[2] ; msg_len[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.377 ;
|
|
; 3.078 ; rst_sync_uart[2] ; msg_len[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.377 ;
|
|
; 3.078 ; rst_sync_uart[2] ; is_err_msg ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.377 ;
|
|
; 3.078 ; rst_sync_uart[2] ; fstate.F_LOAD ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 3.372 ;
|
|
; 3.078 ; rst_sync_uart[2] ; tx_start ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.083 ; 3.373 ;
|
|
; 3.078 ; rst_sync_uart[2] ; width_u[10] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.090 ; 3.380 ;
|
|
; 3.078 ; rst_sync_uart[2] ; width_u[12] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.090 ; 3.380 ;
|
|
; 3.078 ; rst_sync_uart[2] ; width_u[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.080 ; 3.370 ;
|
|
; 3.078 ; rst_sync_uart[2] ; width_u[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.377 ;
|
|
; 3.078 ; rst_sync_uart[2] ; w_rem[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.377 ;
|
|
; 3.078 ; rst_sync_uart[2] ; lines_u[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.377 ;
|
|
; 3.078 ; rst_sync_uart[2] ; l_rem[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.377 ;
|
|
; 3.079 ; rst_sync_uart[2] ; W0_r[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 3.372 ;
|
|
; 3.079 ; rst_sync_uart[2] ; W0_r[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.081 ; 3.372 ;
|
|
; 3.079 ; rst_sync_uart[2] ; W2_r[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 3.373 ;
|
|
; 3.079 ; rst_sync_uart[2] ; W2_r[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.082 ; 3.373 ;
|
|
; 3.079 ; rst_sync_uart[2] ; idx[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.089 ; 3.380 ;
|
|
; 3.079 ; rst_sync_uart[2] ; idx[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.089 ; 3.380 ;
|
|
; 3.079 ; rst_sync_uart[2] ; idx[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.089 ; 3.380 ;
|
|
; 3.079 ; rst_sync_uart[2] ; idx[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.089 ; 3.380 ;
|
|
; 3.079 ; rst_sync_uart[2] ; idx[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.089 ; 3.380 ;
|
|
; 3.079 ; rst_sync_uart[2] ; idx[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.089 ; 3.380 ;
|
|
; 3.079 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D1 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.093 ; 3.384 ;
|
|
; 3.079 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D2 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.093 ; 3.384 ;
|
|
; 3.079 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D3 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.093 ; 3.384 ;
|
|
; 3.079 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D4 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.093 ; 3.384 ;
|
|
; 3.079 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D5 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.093 ; 3.384 ;
|
|
; 3.079 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D6 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.093 ; 3.384 ;
|
|
; 3.079 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D7 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.093 ; 3.384 ;
|
|
; 3.079 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_STOP ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.093 ; 3.384 ;
|
|
; 3.079 ; rst_sync_uart[2] ; lines_u[11] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.086 ; 3.377 ;
|
|
+-------+------------------+-----------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 85C Model Removal: 'rx_clk' ;
|
|
+-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 4.061 ; rst_sync_pix[2] ; lines_lat[0] ; rx_clk ; rx_clk ; 0.000 ; 0.074 ; 4.347 ;
|
|
; 4.061 ; rst_sync_pix[2] ; lines_lat[9] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ;
|
|
; 4.061 ; rst_sync_pix[2] ; lines_lat[15] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ;
|
|
; 4.061 ; rst_sync_pix[2] ; lines_lat[7] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ;
|
|
; 4.061 ; rst_sync_pix[2] ; lines_lat[8] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ;
|
|
; 4.061 ; rst_sync_pix[2] ; lines_lat[10] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ;
|
|
; 4.061 ; rst_sync_pix[2] ; anomaly_lat ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[0] ; rx_clk ; rx_clk ; 0.000 ; 0.074 ; 4.347 ;
|
|
; 4.061 ; rst_sync_pix[2] ; hb_count[7] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ;
|
|
; 4.061 ; rst_sync_pix[2] ; heartbeat_lat ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ;
|
|
; 4.061 ; rst_sync_pix[2] ; hb_count[5] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ;
|
|
; 4.061 ; rst_sync_pix[2] ; hb_count[2] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ;
|
|
; 4.061 ; rst_sync_pix[2] ; hb_count[3] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ;
|
|
; 4.061 ; rst_sync_pix[2] ; hb_count[4] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ;
|
|
; 4.061 ; rst_sync_pix[2] ; hb_count[6] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ;
|
|
; 4.061 ; rst_sync_pix[2] ; hb_count[1] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ;
|
|
; 4.061 ; rst_sync_pix[2] ; hb_count[0] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ;
|
|
; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[0] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[0] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[14] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[14] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[15] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[15] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[2] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[2] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[6] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[6] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[7] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[7] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[8] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[8] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[9] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[9] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[11] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[11] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[13] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[13] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[12] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[12] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[10] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
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|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[10] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[3] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
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|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[3] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[4] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
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|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[4] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[1] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
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|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[1] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; width_lat[5] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[5] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ;
|
|
; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[0] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ;
|
|
; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[4] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ;
|
|
; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[7] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ;
|
|
; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[8] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ;
|
|
; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[9] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ;
|
|
; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[10] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ;
|
|
; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[11] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ;
|
|
; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[14] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ;
|
|
; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|any_bad_width ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ;
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|
; 4.066 ; rst_sync_pix[2] ; lines_lat[6] ; rx_clk ; rx_clk ; 0.000 ; 0.086 ; 4.364 ;
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|
; 4.066 ; rst_sync_pix[2] ; lines_lat[1] ; rx_clk ; rx_clk ; 0.000 ; 0.086 ; 4.364 ;
|
|
; 4.066 ; rst_sync_pix[2] ; lines_lat[3] ; rx_clk ; rx_clk ; 0.000 ; 0.086 ; 4.364 ;
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; 4.066 ; rst_sync_pix[2] ; lines_lat[4] ; rx_clk ; rx_clk ; 0.000 ; 0.086 ; 4.364 ;
|
|
; 4.066 ; rst_sync_pix[2] ; lines_lat[2] ; rx_clk ; rx_clk ; 0.000 ; 0.086 ; 4.364 ;
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|
; 4.066 ; rst_sync_pix[2] ; lines_lat[5] ; rx_clk ; rx_clk ; 0.000 ; 0.086 ; 4.364 ;
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|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[15] ; rx_clk ; rx_clk ; 0.000 ; 0.087 ; 4.365 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.091 ; 4.369 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.091 ; 4.369 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.091 ; 4.369 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.091 ; 4.369 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.091 ; 4.369 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ;
|
|
; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.091 ; 4.369 ;
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+-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
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-----------------------------------------------
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; Slow 1200mV 85C Model Metastability Summary ;
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-----------------------------------------------
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The design MTBF is not calculated because there are no specified synchronizers in the design.
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Number of Synchronizer Chains Found: 46
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Shortest Synchronizer Chain: 2 Registers
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Fraction of Chains for which MTBFs Could Not be Calculated: 1.000
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Worst Case Available Settling Time: 12.327 ns
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+--------------------------------------------------+
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; Slow 1200mV 0C Model Fmax Summary ;
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+------------+-----------------+------------+------+
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; Fmax ; Restricted Fmax ; Clock Name ; Note ;
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+------------+-----------------+------------+------+
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; 67.57 MHz ; 67.57 MHz ; clk_50mhz ; ;
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; 168.61 MHz ; 168.61 MHz ; rx_clk ; ;
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+------------+-----------------+------------+------+
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This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
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+------------------------------------+
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; Slow 1200mV 0C Model Setup Summary ;
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+-----------+-------+----------------+
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; Clock ; Slack ; End Point TNS ;
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+-----------+-------+----------------+
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; clk_50mhz ; 5.201 ; 0.000 ;
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; rx_clk ; 7.569 ; 0.000 ;
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+-----------+-------+----------------+
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+-----------------------------------+
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; Slow 1200mV 0C Model Hold Summary ;
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+-----------+-------+---------------+
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; Clock ; Slack ; End Point TNS ;
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+-----------+-------+---------------+
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; clk_50mhz ; 0.401 ; 0.000 ;
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; rx_clk ; 0.401 ; 0.000 ;
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|
+-----------+-------+---------------+
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+---------------------------------------+
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; Slow 1200mV 0C Model Recovery Summary ;
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+-----------+--------+------------------+
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; Clock ; Slack ; End Point TNS ;
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+-----------+--------+------------------+
|
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; rx_clk ; 9.063 ; 0.000 ;
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; clk_50mhz ; 16.187 ; 0.000 ;
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+-----------+--------+------------------+
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+--------------------------------------+
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; Slow 1200mV 0C Model Removal Summary ;
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+-----------+-------+------------------+
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; Clock ; Slack ; End Point TNS ;
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|
+-----------+-------+------------------+
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; clk_50mhz ; 2.755 ; 0.000 ;
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; rx_clk ; 3.637 ; 0.000 ;
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+-----------+-------+------------------+
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+--------------------------------------------------+
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; Slow 1200mV 0C Model Minimum Pulse Width Summary ;
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+-----------+-------+------------------------------+
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; Clock ; Slack ; End Point TNS ;
|
|
+-----------+-------+------------------------------+
|
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; rx_clk ; 6.498 ; 0.000 ;
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|
; clk_50mhz ; 9.750 ; 0.000 ;
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+-----------+-------+------------------------------+
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+-----------------------------------------------------------------------------------------------------+
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; Slow 1200mV 0C Model Setup: 'clk_50mhz' ;
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+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
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; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
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+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
|
|
; 5.201 ; l_rem[6] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 14.730 ;
|
|
; 5.547 ; l_rem[7] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 14.388 ;
|
|
; 5.622 ; l_rem[3] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 14.298 ;
|
|
; 5.682 ; w_rem[7] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.072 ; 14.248 ;
|
|
; 5.705 ; w_rem[6] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 14.218 ;
|
|
; 5.833 ; l_rem[6] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 14.098 ;
|
|
; 5.835 ; l_rem[6] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 14.096 ;
|
|
; 5.836 ; l_rem[2] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.060 ; 14.106 ;
|
|
; 6.121 ; l_rem[6] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.076 ; 13.805 ;
|
|
; 6.132 ; l_rem[6] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.076 ; 13.794 ;
|
|
; 6.146 ; l_rem[6] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 13.785 ;
|
|
; 6.151 ; l_rem[8] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.778 ;
|
|
; 6.179 ; l_rem[7] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 13.756 ;
|
|
; 6.181 ; l_rem[7] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 13.754 ;
|
|
; 6.185 ; w_rem[5] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.735 ;
|
|
; 6.254 ; l_rem[3] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.666 ;
|
|
; 6.256 ; l_rem[3] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.664 ;
|
|
; 6.308 ; w_rem[3] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.084 ; 13.610 ;
|
|
; 6.344 ; l_rem[5] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.576 ;
|
|
; 6.357 ; l_rem[6] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.572 ;
|
|
; 6.376 ; l_rem[4] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.544 ;
|
|
; 6.385 ; w_rem[11] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 13.546 ;
|
|
; 6.399 ; l_rem[12] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.530 ;
|
|
; 6.412 ; w_rem[3] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.508 ;
|
|
; 6.419 ; w_rem[2] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.059 ; 13.524 ;
|
|
; 6.442 ; w_rem[8] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.063 ; 13.497 ;
|
|
; 6.453 ; l_rem[10] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.476 ;
|
|
; 6.467 ; l_rem[7] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.072 ; 13.463 ;
|
|
; 6.468 ; l_rem[2] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.060 ; 13.474 ;
|
|
; 6.470 ; l_rem[2] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.060 ; 13.472 ;
|
|
; 6.478 ; l_rem[7] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.072 ; 13.452 ;
|
|
; 6.492 ; l_rem[7] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 13.443 ;
|
|
; 6.542 ; l_rem[3] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.087 ; 13.373 ;
|
|
; 6.553 ; l_rem[3] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.087 ; 13.362 ;
|
|
; 6.558 ; w_rem[6] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.363 ;
|
|
; 6.567 ; l_rem[3] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.353 ;
|
|
; 6.584 ; l_rem[11] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.345 ;
|
|
; 6.594 ; l_rem[9] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 13.341 ;
|
|
; 6.688 ; w_rem[13] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.072 ; 13.242 ;
|
|
; 6.706 ; w_rem[4] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.084 ; 13.212 ;
|
|
; 6.738 ; w_rem[12] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.191 ;
|
|
; 6.745 ; w_rem[10] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.184 ;
|
|
; 6.756 ; l_rem[2] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.065 ; 13.181 ;
|
|
; 6.767 ; l_rem[2] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.065 ; 13.170 ;
|
|
; 6.775 ; l_rem[12] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.154 ;
|
|
; 6.781 ; l_rem[2] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.060 ; 13.161 ;
|
|
; 6.783 ; l_rem[8] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.146 ;
|
|
; 6.785 ; l_rem[8] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.144 ;
|
|
; 6.808 ; w_rem[5] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.084 ; 13.110 ;
|
|
; 6.827 ; l_rem[7] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.069 ; 13.106 ;
|
|
; 6.829 ; l_rem[10] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.100 ;
|
|
; 6.835 ; w_rem[9] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.072 ; 13.095 ;
|
|
; 6.843 ; w_rem[7] ; w_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.072 ; 13.087 ;
|
|
; 6.843 ; l_rem[1] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.090 ; 13.069 ;
|
|
; 6.866 ; w_rem[6] ; w_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 13.057 ;
|
|
; 6.872 ; l_rem[6] ; l_rem[13] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.057 ;
|
|
; 6.876 ; w_rem[7] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.076 ; 13.050 ;
|
|
; 6.883 ; l_rem[14] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 13.048 ;
|
|
; 6.894 ; l_rem[3] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.084 ; 13.024 ;
|
|
; 6.896 ; l_rem[6] ; l_rem[9] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.076 ; 13.030 ;
|
|
; 6.909 ; w_rem[6] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.020 ;
|
|
; 6.953 ; w_rem[4] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 12.967 ;
|
|
; 6.960 ; l_rem[11] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 12.969 ;
|
|
; 6.974 ; w_rem[3] ; w_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 12.945 ;
|
|
; 6.983 ; l_rem[5] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 12.937 ;
|
|
; 6.984 ; w_rem[9] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 12.945 ;
|
|
; 6.986 ; l_rem[5] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 12.934 ;
|
|
; 6.988 ; w_rem[7] ; w_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 12.933 ;
|
|
; 7.005 ; l_rem[15] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 12.930 ;
|
|
; 7.008 ; l_rem[4] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 12.912 ;
|
|
; 7.010 ; l_rem[4] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 12.910 ;
|
|
; 7.011 ; w_rem[6] ; w_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 12.903 ;
|
|
; 7.012 ; l_rem[13] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 12.919 ;
|
|
; 7.031 ; l_rem[12] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 12.898 ;
|
|
; 7.033 ; l_rem[12] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 12.896 ;
|
|
; 7.058 ; l_rem[12] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 12.869 ;
|
|
; 7.069 ; l_rem[5] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 12.851 ;
|
|
; 7.071 ; l_rem[8] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.078 ; 12.853 ;
|
|
; 7.082 ; l_rem[8] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.078 ; 12.842 ;
|
|
; 7.083 ; w_rem[3] ; w_rem[14] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.084 ; 12.835 ;
|
|
; 7.085 ; l_rem[10] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 12.844 ;
|
|
; 7.086 ; w_rem[3] ; w_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 12.843 ;
|
|
; 7.087 ; l_rem[5] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 12.842 ;
|
|
; 7.087 ; l_rem[10] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 12.842 ;
|
|
; 7.096 ; l_rem[8] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 12.833 ;
|
|
; 7.099 ; w_rem[3] ; w_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.084 ; 12.819 ;
|
|
; 7.112 ; l_rem[10] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 12.815 ;
|
|
; 7.134 ; l_rem[6] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.062 ; 12.806 ;
|
|
; 7.151 ; l_rem[2] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.062 ; 12.789 ;
|
|
; 7.158 ; w_rem[14] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 12.773 ;
|
|
; 7.173 ; w_rem[9] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.074 ; 12.755 ;
|
|
; 7.176 ; l_rem[3] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 12.753 ;
|
|
; 7.201 ; w_rem[8] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.065 ; 12.736 ;
|
|
; 7.216 ; l_rem[11] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 12.713 ;
|
|
; 7.218 ; l_rem[7] ; l_rem[13] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.069 ; 12.715 ;
|
|
; 7.218 ; l_rem[11] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 12.711 ;
|
|
; 7.221 ; w_rem[8] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.064 ; 12.717 ;
|
|
; 7.221 ; w_rem[7] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 12.708 ;
|
|
; 7.224 ; w_rem[6] ; w_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.080 ; 12.698 ;
|
|
; 7.226 ; l_rem[9] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 12.709 ;
|
|
+-------+-----------+-----------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 0C Model Setup: 'rx_clk' ;
|
|
+-------+--------------------------------+--------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+--------------------------------+--------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 7.569 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.835 ;
|
|
; 7.569 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.835 ;
|
|
; 7.569 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.835 ;
|
|
; 7.569 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.835 ;
|
|
; 7.569 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.835 ;
|
|
; 7.569 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.835 ;
|
|
; 7.590 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.811 ;
|
|
; 7.590 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.811 ;
|
|
; 7.590 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.811 ;
|
|
; 7.590 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.811 ;
|
|
; 7.741 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.663 ;
|
|
; 7.741 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.663 ;
|
|
; 7.741 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.663 ;
|
|
; 7.741 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.663 ;
|
|
; 7.741 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.663 ;
|
|
; 7.741 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.663 ;
|
|
; 7.746 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.655 ;
|
|
; 7.746 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.655 ;
|
|
; 7.746 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.655 ;
|
|
; 7.746 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.655 ;
|
|
; 7.749 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.655 ;
|
|
; 7.749 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.655 ;
|
|
; 7.749 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.655 ;
|
|
; 7.749 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.655 ;
|
|
; 7.749 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.655 ;
|
|
; 7.749 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.655 ;
|
|
; 7.754 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.647 ;
|
|
; 7.754 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.647 ;
|
|
; 7.754 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.647 ;
|
|
; 7.754 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.647 ;
|
|
; 7.827 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.577 ;
|
|
; 7.827 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.577 ;
|
|
; 7.827 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.577 ;
|
|
; 7.827 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.577 ;
|
|
; 7.827 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.577 ;
|
|
; 7.827 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.577 ;
|
|
; 7.832 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.569 ;
|
|
; 7.832 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.569 ;
|
|
; 7.832 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.569 ;
|
|
; 7.832 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.569 ;
|
|
; 7.887 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[12] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.532 ;
|
|
; 7.887 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[13] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.532 ;
|
|
; 7.887 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[7] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.532 ;
|
|
; 7.887 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[6] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.532 ;
|
|
; 7.887 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[15] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.532 ;
|
|
; 7.887 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[14] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.532 ;
|
|
; 7.946 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[6] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.474 ;
|
|
; 7.946 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.474 ;
|
|
; 7.946 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.474 ;
|
|
; 7.946 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.474 ;
|
|
; 7.946 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.474 ;
|
|
; 7.946 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.474 ;
|
|
; 7.946 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[4] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.474 ;
|
|
; 7.946 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[5] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.474 ;
|
|
; 7.954 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[0] ; rx_clk ; rx_clk ; 13.500 ; -0.089 ; 5.459 ;
|
|
; 7.980 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[0] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.440 ;
|
|
; 7.980 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.440 ;
|
|
; 7.980 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.440 ;
|
|
; 7.980 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[2] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.440 ;
|
|
; 7.980 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.440 ;
|
|
; 7.980 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.440 ;
|
|
; 7.980 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[3] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.440 ;
|
|
; 7.980 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[1] ; rx_clk ; rx_clk ; 13.500 ; -0.082 ; 5.440 ;
|
|
; 8.001 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.403 ;
|
|
; 8.001 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.403 ;
|
|
; 8.001 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.403 ;
|
|
; 8.001 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.403 ;
|
|
; 8.001 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.403 ;
|
|
; 8.001 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.098 ; 5.403 ;
|
|
; 8.007 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[1] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 5.422 ;
|
|
; 8.007 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[3] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 5.422 ;
|
|
; 8.007 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[2] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 5.422 ;
|
|
; 8.007 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[0] ; rx_clk ; rx_clk ; 13.500 ; -0.073 ; 5.422 ;
|
|
; 8.030 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.371 ;
|
|
; 8.030 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.371 ;
|
|
; 8.030 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.371 ;
|
|
; 8.030 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.101 ; 5.371 ;
|
|
; 8.033 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[12] ; rx_clk ; rx_clk ; 13.500 ; -0.084 ; 5.385 ;
|
|
; 8.033 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[13] ; rx_clk ; rx_clk ; 13.500 ; -0.084 ; 5.385 ;
|
|
; 8.033 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[7] ; rx_clk ; rx_clk ; 13.500 ; -0.084 ; 5.385 ;
|
|
; 8.033 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[6] ; rx_clk ; rx_clk ; 13.500 ; -0.084 ; 5.385 ;
|
|
; 8.033 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[15] ; rx_clk ; rx_clk ; 13.500 ; -0.084 ; 5.385 ;
|
|
; 8.033 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[14] ; rx_clk ; rx_clk ; 13.500 ; -0.084 ; 5.385 ;
|
|
; 8.109 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|bad_width[12] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.310 ;
|
|
; 8.109 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|bad_width[13] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.310 ;
|
|
; 8.109 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|bad_width[7] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.310 ;
|
|
; 8.109 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|bad_width[6] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.310 ;
|
|
; 8.109 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|bad_width[15] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.310 ;
|
|
; 8.109 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|bad_width[14] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.310 ;
|
|
; 8.111 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|bad_width[12] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.308 ;
|
|
; 8.111 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|bad_width[13] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.308 ;
|
|
; 8.111 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|bad_width[7] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.308 ;
|
|
; 8.111 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|bad_width[6] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.308 ;
|
|
; 8.111 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|bad_width[15] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.308 ;
|
|
; 8.111 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|bad_width[14] ; rx_clk ; rx_clk ; 13.500 ; -0.083 ; 5.308 ;
|
|
; 8.117 ; de_monitor:u_mon|line_width[1] ; de_monitor:u_mon|bad_width[12] ; rx_clk ; rx_clk ; 13.500 ; -0.084 ; 5.301 ;
|
|
; 8.117 ; de_monitor:u_mon|line_width[1] ; de_monitor:u_mon|bad_width[13] ; rx_clk ; rx_clk ; 13.500 ; -0.084 ; 5.301 ;
|
|
; 8.117 ; de_monitor:u_mon|line_width[1] ; de_monitor:u_mon|bad_width[7] ; rx_clk ; rx_clk ; 13.500 ; -0.084 ; 5.301 ;
|
|
; 8.117 ; de_monitor:u_mon|line_width[1] ; de_monitor:u_mon|bad_width[6] ; rx_clk ; rx_clk ; 13.500 ; -0.084 ; 5.301 ;
|
|
; 8.117 ; de_monitor:u_mon|line_width[1] ; de_monitor:u_mon|bad_width[15] ; rx_clk ; rx_clk ; 13.500 ; -0.084 ; 5.301 ;
|
|
+-------+--------------------------------+--------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 0C Model Hold: 'clk_50mhz' ;
|
|
+-------+------------------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+------------------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 0.401 ; w_rem[5] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.669 ;
|
|
; 0.401 ; w_rem[3] ; w_rem[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.669 ;
|
|
; 0.401 ; w_rem[4] ; w_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.669 ;
|
|
; 0.401 ; l_rem[5] ; l_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.669 ;
|
|
; 0.401 ; l_rem[3] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.669 ;
|
|
; 0.401 ; l_rem[4] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.669 ;
|
|
; 0.401 ; uart_tx:u_uart|busy ; uart_tx:u_uart|busy ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.669 ;
|
|
; 0.401 ; uart_tx:u_uart|state.S_IDLE ; uart_tx:u_uart|state.S_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.669 ;
|
|
; 0.401 ; fstate.F_WAIT ; fstate.F_WAIT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.669 ;
|
|
; 0.401 ; conv_step[1] ; conv_step[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.669 ;
|
|
; 0.401 ; conv_step[0] ; conv_step[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.669 ;
|
|
; 0.462 ; uart_tx:u_uart|tick[8] ; uart_tx:u_uart|tick[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.730 ;
|
|
; 0.470 ; rst_sync_uart[1] ; rst_sync_uart[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.738 ;
|
|
; 0.470 ; rst_sync_uart[0] ; rst_sync_uart[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.738 ;
|
|
; 0.470 ; uart_tx:u_uart|state.S_D6 ; uart_tx:u_uart|state.S_D7 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.738 ;
|
|
; 0.472 ; lines_u[2] ; l_rem[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.072 ; 0.739 ;
|
|
; 0.473 ; width_u[0] ; w_rem[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.741 ;
|
|
; 0.476 ; uart_tx:u_uart|state.S_D1 ; uart_tx:u_uart|state.S_D2 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.744 ;
|
|
; 0.478 ; uart_tx:u_uart|state.S_D3 ; uart_tx:u_uart|state.S_D4 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.746 ;
|
|
; 0.478 ; uart_tx:u_uart|state.S_D2 ; uart_tx:u_uart|state.S_D3 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.746 ;
|
|
; 0.491 ; uart_tx:u_uart|state.S_D5 ; uart_tx:u_uart|state.S_D6 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.759 ;
|
|
; 0.501 ; uart_tx:u_uart|state.S_IDLE ; uart_tx:u_uart|state.S_START ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.769 ;
|
|
; 0.521 ; conv_step[0] ; conv_step[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.789 ;
|
|
; 0.550 ; fstate.F_CONVERT ; conv_step[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.818 ;
|
|
; 0.619 ; uart_tx:u_uart|state.S_D0 ; uart_tx:u_uart|state.S_D1 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.887 ;
|
|
; 0.620 ; uart_tx:u_uart|state.S_START ; uart_tx:u_uart|state.S_D0 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.888 ;
|
|
; 0.645 ; lines_u[1] ; l_rem[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.913 ;
|
|
; 0.645 ; fstate.F_LOAD ; fstate.F_WAIT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.076 ; 0.916 ;
|
|
; 0.646 ; lines_u[0] ; l_rem[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.914 ;
|
|
; 0.646 ; lines_u[3] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.914 ;
|
|
; 0.647 ; width_u[4] ; w_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.915 ;
|
|
; 0.647 ; lines_u[4] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.915 ;
|
|
; 0.648 ; width_u[5] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.916 ;
|
|
; 0.654 ; uart_tx:u_uart|state.S_D4 ; uart_tx:u_uart|state.S_D5 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.922 ;
|
|
; 0.654 ; req_sync[1] ; req_sync[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.922 ;
|
|
; 0.665 ; uart_tx:u_uart|state.S_D7 ; uart_tx:u_uart|state.S_STOP ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.933 ;
|
|
; 0.678 ; uart_tx:u_uart|state.S_STOP ; uart_tx:u_uart|busy ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.946 ;
|
|
; 0.681 ; uart_tx:u_uart|state.S_STOP ; uart_tx:u_uart|state.S_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.949 ;
|
|
; 0.691 ; uart_tx:u_uart|tick[5] ; uart_tx:u_uart|tick[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.959 ;
|
|
; 0.692 ; uart_tx:u_uart|tick[3] ; uart_tx:u_uart|tick[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.960 ;
|
|
; 0.693 ; uart_tx:u_uart|tick[1] ; uart_tx:u_uart|tick[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.961 ;
|
|
; 0.695 ; uart_tx:u_uart|tick[6] ; uart_tx:u_uart|tick[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.963 ;
|
|
; 0.696 ; uart_tx:u_uart|tick[2] ; uart_tx:u_uart|tick[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.964 ;
|
|
; 0.696 ; uart_tx:u_uart|tick[7] ; uart_tx:u_uart|tick[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.964 ;
|
|
; 0.697 ; uart_tx:u_uart|tick[4] ; uart_tx:u_uart|tick[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.965 ;
|
|
; 0.718 ; uart_tx:u_uart|tick[0] ; uart_tx:u_uart|tick[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.986 ;
|
|
; 0.719 ; idx[5] ; idx[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 0.987 ;
|
|
; 0.740 ; width_u[12] ; w_rem[12] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.008 ;
|
|
; 0.740 ; lines_u[10] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.008 ;
|
|
; 0.740 ; idx[1] ; idx[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.008 ;
|
|
; 0.741 ; width_u[6] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.009 ;
|
|
; 0.741 ; lines_u[13] ; l_rem[13] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.009 ;
|
|
; 0.742 ; width_u[14] ; w_rem[14] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.010 ;
|
|
; 0.742 ; lines_u[11] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.010 ;
|
|
; 0.743 ; W3_r[3] ; tx_byte[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.011 ;
|
|
; 0.762 ; uart_tx:u_uart|state.S_IDLE ; uart_tx:u_uart|tx ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.030 ;
|
|
; 0.762 ; idx[4] ; idx[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.030 ;
|
|
; 0.768 ; idx[2] ; idx[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.036 ;
|
|
; 0.777 ; req_sync[2] ; req_edge_q ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.045 ;
|
|
; 0.785 ; idx[4] ; tx_byte[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.053 ;
|
|
; 0.786 ; tx_start ; fstate.F_WAIT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.054 ;
|
|
; 0.792 ; idx[4] ; tx_byte[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.060 ;
|
|
; 0.834 ; width_u[1] ; w_rem[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.102 ;
|
|
; 0.841 ; heartbeat_u ; fstate.F_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.109 ;
|
|
; 0.864 ; fstate.F_CONVERT ; conv_step[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.132 ;
|
|
; 0.882 ; fstate.F_LOAD ; tx_start ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.076 ; 1.153 ;
|
|
; 0.886 ; width_u[7] ; w_rem[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.154 ;
|
|
; 0.887 ; width_u[10] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.155 ;
|
|
; 0.888 ; width_u[15] ; w_rem[15] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.156 ;
|
|
; 0.906 ; W3_r[2] ; tx_byte[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.174 ;
|
|
; 0.933 ; idx[3] ; idx[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.201 ;
|
|
; 0.951 ; idx[0] ; idx[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.219 ;
|
|
; 0.958 ; fstate.F_LOAD ; fstate.F_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.226 ;
|
|
; 0.965 ; uart_tx:u_uart|state.S_IDLE ; uart_tx:u_uart|busy ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.233 ;
|
|
; 0.974 ; lines_u[15] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.072 ; 1.241 ;
|
|
; 0.975 ; lines_u[9] ; l_rem[9] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.072 ; 1.242 ;
|
|
; 0.977 ; lines_u[7] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.072 ; 1.244 ;
|
|
; 0.979 ; lines_u[12] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.247 ;
|
|
; 0.980 ; lines_u[6] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.248 ;
|
|
; 0.981 ; lines_u[8] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.249 ;
|
|
; 0.998 ; width_u[9] ; w_rem[9] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.266 ;
|
|
; 1.004 ; width_u[8] ; w_rem[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.072 ; 1.271 ;
|
|
; 1.012 ; fstate.F_IDLE ; fstate.F_CONVERT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.076 ; 1.283 ;
|
|
; 1.013 ; uart_tx:u_uart|tick[5] ; uart_tx:u_uart|tick[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.281 ;
|
|
; 1.013 ; uart_tx:u_uart|tick[0] ; uart_tx:u_uart|tick[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.281 ;
|
|
; 1.014 ; uart_tx:u_uart|tick[3] ; uart_tx:u_uart|tick[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.282 ;
|
|
; 1.014 ; uart_tx:u_uart|tick[6] ; uart_tx:u_uart|tick[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.282 ;
|
|
; 1.015 ; uart_tx:u_uart|tick[2] ; uart_tx:u_uart|tick[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.283 ;
|
|
; 1.016 ; uart_tx:u_uart|tick[4] ; uart_tx:u_uart|tick[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.284 ;
|
|
; 1.017 ; uart_tx:u_uart|tick[1] ; uart_tx:u_uart|tick[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.285 ;
|
|
; 1.019 ; W3_r[0] ; tx_byte[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.287 ;
|
|
; 1.020 ; uart_tx:u_uart|tick[7] ; uart_tx:u_uart|tick[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.288 ;
|
|
; 1.022 ; idx[1] ; tx_byte[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.290 ;
|
|
; 1.028 ; W3_r[1] ; tx_byte[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.296 ;
|
|
; 1.028 ; uart_tx:u_uart|tick[0] ; uart_tx:u_uart|tick[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.296 ;
|
|
; 1.029 ; uart_tx:u_uart|tick[6] ; uart_tx:u_uart|tick[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.297 ;
|
|
; 1.030 ; uart_tx:u_uart|tick[2] ; uart_tx:u_uart|tick[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.298 ;
|
|
; 1.031 ; uart_tx:u_uart|tick[4] ; uart_tx:u_uart|tick[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.299 ;
|
|
; 1.058 ; l_rem[0] ; L3_r[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.069 ; 1.322 ;
|
|
; 1.062 ; idx[1] ; idx[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 1.330 ;
|
|
+-------+------------------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 0C Model Hold: 'rx_clk' ;
|
|
+-------+---------------------------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+---------------------------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 0.401 ; de_monitor:u_mon|any_bad_width ; de_monitor:u_mon|any_bad_width ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.669 ;
|
|
; 0.456 ; hb_count[7] ; hb_count[7] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.724 ;
|
|
; 0.468 ; de_monitor:u_mon|width_o[7] ; width_lat[7] ; rx_clk ; rx_clk ; 0.000 ; 0.074 ; 0.737 ;
|
|
; 0.469 ; de_monitor:u_mon|width_o[11] ; width_lat[11] ; rx_clk ; rx_clk ; 0.000 ; 0.074 ; 0.738 ;
|
|
; 0.469 ; de_monitor:u_mon|width_o[10] ; width_lat[10] ; rx_clk ; rx_clk ; 0.000 ; 0.074 ; 0.738 ;
|
|
; 0.469 ; de_monitor:u_mon|lines_o[5] ; lines_lat[5] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.737 ;
|
|
; 0.470 ; de_monitor:u_mon|width_o[13] ; width_lat[13] ; rx_clk ; rx_clk ; 0.000 ; 0.074 ; 0.739 ;
|
|
; 0.470 ; de_monitor:u_mon|lines_o[1] ; lines_lat[1] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.738 ;
|
|
; 0.470 ; de_monitor:u_mon|lines_o[2] ; lines_lat[2] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.738 ;
|
|
; 0.470 ; rst_sync_pix[1] ; rst_sync_pix[2] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.738 ;
|
|
; 0.470 ; rst_sync_pix[0] ; rst_sync_pix[1] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.738 ;
|
|
; 0.471 ; de_monitor:u_mon|width_o[15] ; width_lat[15] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.739 ;
|
|
; 0.471 ; de_monitor:u_mon|width_o[2] ; width_lat[2] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.739 ;
|
|
; 0.471 ; de_monitor:u_mon|width_o[9] ; width_lat[9] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.739 ;
|
|
; 0.471 ; de_monitor:u_mon|width_o[3] ; width_lat[3] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.739 ;
|
|
; 0.471 ; de_monitor:u_mon|width_o[1] ; width_lat[1] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.739 ;
|
|
; 0.471 ; de_monitor:u_mon|lines_o[14] ; lines_lat[14] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 0.738 ;
|
|
; 0.471 ; de_monitor:u_mon|lines_o[9] ; lines_lat[9] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.739 ;
|
|
; 0.471 ; de_monitor:u_mon|lines_o[15] ; lines_lat[15] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.739 ;
|
|
; 0.471 ; de_monitor:u_mon|lines_o[6] ; lines_lat[6] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.739 ;
|
|
; 0.471 ; de_monitor:u_mon|lines_o[13] ; lines_lat[13] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 0.738 ;
|
|
; 0.471 ; de_monitor:u_mon|lines_o[7] ; lines_lat[7] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.739 ;
|
|
; 0.471 ; de_monitor:u_mon|lines_o[8] ; lines_lat[8] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.739 ;
|
|
; 0.471 ; de_monitor:u_mon|lines_o[12] ; lines_lat[12] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 0.738 ;
|
|
; 0.471 ; de_monitor:u_mon|lines_o[11] ; lines_lat[11] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 0.738 ;
|
|
; 0.471 ; de_monitor:u_mon|lines_o[3] ; lines_lat[3] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.739 ;
|
|
; 0.472 ; de_monitor:u_mon|width_o[0] ; width_lat[0] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.740 ;
|
|
; 0.473 ; de_monitor:u_mon|lines_o[10] ; lines_lat[10] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.741 ;
|
|
; 0.633 ; de_monitor:u_mon|line_count[4] ; de_monitor:u_mon|lines_o[4] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 0.900 ;
|
|
; 0.644 ; de_monitor:u_mon|lines_o[0] ; lines_lat[0] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.912 ;
|
|
; 0.644 ; de_monitor:u_mon|width_o[6] ; width_lat[6] ; rx_clk ; rx_clk ; 0.000 ; 0.074 ; 0.913 ;
|
|
; 0.645 ; de_monitor:u_mon|width_o[12] ; width_lat[12] ; rx_clk ; rx_clk ; 0.000 ; 0.074 ; 0.914 ;
|
|
; 0.645 ; de_monitor:u_mon|width_o[4] ; width_lat[4] ; rx_clk ; rx_clk ; 0.000 ; 0.074 ; 0.914 ;
|
|
; 0.645 ; de_monitor:u_mon|width_o[5] ; width_lat[5] ; rx_clk ; rx_clk ; 0.000 ; 0.074 ; 0.914 ;
|
|
; 0.645 ; de_monitor:u_mon|anomaly_o ; anomaly_lat ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.913 ;
|
|
; 0.646 ; de_monitor:u_mon|width_o[14] ; width_lat[14] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.914 ;
|
|
; 0.646 ; de_monitor:u_mon|width_o[8] ; width_lat[8] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.914 ;
|
|
; 0.646 ; de_monitor:u_mon|lines_o[4] ; lines_lat[4] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.914 ;
|
|
; 0.656 ; de_monitor:u_mon|line_count[5] ; de_monitor:u_mon|lines_o[5] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 0.923 ;
|
|
; 0.661 ; de_monitor:u_mon|line_width[8] ; de_monitor:u_mon|last_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.929 ;
|
|
; 0.661 ; de_monitor:u_mon|line_count[1] ; de_monitor:u_mon|lines_o[1] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 0.928 ;
|
|
; 0.665 ; de_monitor:u_mon|line_count[6] ; de_monitor:u_mon|lines_o[6] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 0.932 ;
|
|
; 0.686 ; de_monitor:u_mon|line_width[11] ; de_monitor:u_mon|last_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.954 ;
|
|
; 0.687 ; de_monitor:u_mon|line_width[9] ; de_monitor:u_mon|last_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.955 ;
|
|
; 0.690 ; hb_count[1] ; hb_count[1] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.958 ;
|
|
; 0.705 ; de_monitor:u_mon|line_width[13] ; de_monitor:u_mon|line_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.973 ;
|
|
; 0.705 ; de_monitor:u_mon|line_width[5] ; de_monitor:u_mon|line_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.973 ;
|
|
; 0.705 ; de_monitor:u_mon|line_width[3] ; de_monitor:u_mon|line_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.973 ;
|
|
; 0.705 ; de_monitor:u_mon|line_count[13] ; de_monitor:u_mon|line_count[13] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.973 ;
|
|
; 0.705 ; de_monitor:u_mon|line_count[5] ; de_monitor:u_mon|line_count[5] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.973 ;
|
|
; 0.705 ; de_monitor:u_mon|line_count[3] ; de_monitor:u_mon|line_count[3] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.973 ;
|
|
; 0.706 ; de_monitor:u_mon|line_width[11] ; de_monitor:u_mon|line_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.974 ;
|
|
; 0.706 ; de_monitor:u_mon|line_width[1] ; de_monitor:u_mon|line_width[1] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.974 ;
|
|
; 0.706 ; de_monitor:u_mon|line_count[11] ; de_monitor:u_mon|line_count[11] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.974 ;
|
|
; 0.706 ; de_monitor:u_mon|line_count[1] ; de_monitor:u_mon|line_count[1] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.974 ;
|
|
; 0.707 ; de_monitor:u_mon|line_count[15] ; de_monitor:u_mon|line_count[15] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.975 ;
|
|
; 0.707 ; de_monitor:u_mon|line_width[15] ; de_monitor:u_mon|line_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.975 ;
|
|
; 0.707 ; de_monitor:u_mon|line_width[6] ; de_monitor:u_mon|line_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.975 ;
|
|
; 0.707 ; de_monitor:u_mon|line_count[6] ; de_monitor:u_mon|line_count[6] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.975 ;
|
|
; 0.708 ; de_monitor:u_mon|line_width[9] ; de_monitor:u_mon|line_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.976 ;
|
|
; 0.708 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|line_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.976 ;
|
|
; 0.708 ; de_monitor:u_mon|line_count[9] ; de_monitor:u_mon|line_count[9] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.976 ;
|
|
; 0.708 ; de_monitor:u_mon|line_count[7] ; de_monitor:u_mon|line_count[7] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.976 ;
|
|
; 0.710 ; de_monitor:u_mon|line_width[2] ; de_monitor:u_mon|line_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.978 ;
|
|
; 0.710 ; de_monitor:u_mon|line_count[2] ; de_monitor:u_mon|line_count[2] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.978 ;
|
|
; 0.711 ; de_monitor:u_mon|line_width[14] ; de_monitor:u_mon|line_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.979 ;
|
|
; 0.711 ; de_monitor:u_mon|line_width[12] ; de_monitor:u_mon|line_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.979 ;
|
|
; 0.711 ; de_monitor:u_mon|line_width[10] ; de_monitor:u_mon|line_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.979 ;
|
|
; 0.711 ; de_monitor:u_mon|line_width[4] ; de_monitor:u_mon|line_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.979 ;
|
|
; 0.711 ; de_monitor:u_mon|line_count[14] ; de_monitor:u_mon|line_count[14] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.979 ;
|
|
; 0.711 ; de_monitor:u_mon|line_count[12] ; de_monitor:u_mon|line_count[12] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.979 ;
|
|
; 0.711 ; de_monitor:u_mon|line_count[10] ; de_monitor:u_mon|line_count[10] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.979 ;
|
|
; 0.711 ; de_monitor:u_mon|line_count[4] ; de_monitor:u_mon|line_count[4] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.979 ;
|
|
; 0.712 ; de_monitor:u_mon|line_width[8] ; de_monitor:u_mon|line_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.980 ;
|
|
; 0.712 ; de_monitor:u_mon|line_count[8] ; de_monitor:u_mon|line_count[8] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.980 ;
|
|
; 0.712 ; hb_count[6] ; hb_count[6] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.980 ;
|
|
; 0.728 ; hb_count[0] ; hb_count[0] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 0.996 ;
|
|
; 0.733 ; de_monitor:u_mon|line_width[0] ; de_monitor:u_mon|line_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.001 ;
|
|
; 0.733 ; de_monitor:u_mon|line_count[0] ; de_monitor:u_mon|line_count[0] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.001 ;
|
|
; 0.809 ; de_monitor:u_mon|line_width[3] ; de_monitor:u_mon|bad_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.077 ;
|
|
; 0.809 ; de_monitor:u_mon|line_width[2] ; de_monitor:u_mon|bad_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.077 ;
|
|
; 0.825 ; de_monitor:u_mon|line_width[10] ; de_monitor:u_mon|bad_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.093 ;
|
|
; 0.833 ; de_monitor:u_mon|line_width[0] ; de_monitor:u_mon|bad_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.101 ;
|
|
; 0.849 ; de_monitor:u_mon|line_width[4] ; de_monitor:u_mon|bad_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.117 ;
|
|
; 0.861 ; de_monitor:u_mon|line_count[3] ; de_monitor:u_mon|lines_o[3] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 1.128 ;
|
|
; 0.862 ; de_monitor:u_mon|line_count[2] ; de_monitor:u_mon|lines_o[2] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 1.129 ;
|
|
; 0.862 ; hb_count[5] ; hb_count[2] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.130 ;
|
|
; 0.862 ; hb_count[5] ; hb_count[3] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.130 ;
|
|
; 0.862 ; hb_count[5] ; hb_count[4] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.130 ;
|
|
; 0.863 ; hb_count[5] ; hb_count[5] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.131 ;
|
|
; 0.871 ; de_monitor:u_mon|line_width[2] ; de_monitor:u_mon|last_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.139 ;
|
|
; 0.872 ; de_monitor:u_mon|line_width[3] ; de_monitor:u_mon|last_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.140 ;
|
|
; 0.875 ; hb_count[5] ; heartbeat_lat ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.143 ;
|
|
; 0.884 ; de_monitor:u_mon|line_width[5] ; de_monitor:u_mon|last_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.152 ;
|
|
; 0.886 ; de_monitor:u_mon|line_width[10] ; de_monitor:u_mon|last_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.154 ;
|
|
; 0.891 ; de_monitor:u_mon|line_width[0] ; de_monitor:u_mon|last_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.159 ;
|
|
; 0.892 ; de_monitor:u_mon|line_width[8] ; de_monitor:u_mon|bad_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.160 ;
|
|
; 0.912 ; de_monitor:u_mon|line_width[4] ; de_monitor:u_mon|last_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.180 ;
|
|
; 0.916 ; de_monitor:u_mon|last_width[1] ; de_monitor:u_mon|width_o[1] ; rx_clk ; rx_clk ; 0.000 ; 0.064 ; 1.175 ;
|
|
; 0.920 ; de_monitor:u_mon|line_width[9] ; de_monitor:u_mon|bad_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 1.188 ;
|
|
+-------+---------------------------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 0C Model Recovery: 'rx_clk' ;
|
|
+-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[0] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[0] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[14] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[15] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[2] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[2] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[6] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[6] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[7] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[8] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[9] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[11] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[13] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[12] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[10] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[3] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[3] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[4] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[4] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[1] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[1] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; width_lat[5] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[5] ; rx_clk ; rx_clk ; 13.500 ; -0.074 ; 4.365 ;
|
|
; 9.063 ; rst_sync_pix[2] ; lines_lat[9] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 4.349 ;
|
|
; 9.063 ; rst_sync_pix[2] ; lines_lat[15] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 4.349 ;
|
|
; 9.063 ; rst_sync_pix[2] ; lines_lat[6] ; rx_clk ; rx_clk ; 13.500 ; -0.071 ; 4.368 ;
|
|
; 9.063 ; rst_sync_pix[2] ; lines_lat[7] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 4.349 ;
|
|
; 9.063 ; rst_sync_pix[2] ; lines_lat[8] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 4.349 ;
|
|
; 9.063 ; rst_sync_pix[2] ; lines_lat[10] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 4.349 ;
|
|
; 9.063 ; rst_sync_pix[2] ; lines_lat[1] ; rx_clk ; rx_clk ; 13.500 ; -0.071 ; 4.368 ;
|
|
; 9.063 ; rst_sync_pix[2] ; lines_lat[3] ; rx_clk ; rx_clk ; 13.500 ; -0.071 ; 4.368 ;
|
|
; 9.063 ; rst_sync_pix[2] ; lines_lat[4] ; rx_clk ; rx_clk ; 13.500 ; -0.071 ; 4.368 ;
|
|
; 9.063 ; rst_sync_pix[2] ; lines_lat[2] ; rx_clk ; rx_clk ; 13.500 ; -0.071 ; 4.368 ;
|
|
; 9.063 ; rst_sync_pix[2] ; lines_lat[5] ; rx_clk ; rx_clk ; 13.500 ; -0.071 ; 4.368 ;
|
|
; 9.063 ; rst_sync_pix[2] ; anomaly_lat ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 4.349 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 4.349 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 4.349 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[15] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[14] ; rx_clk ; rx_clk ; 13.500 ; -0.075 ; 4.364 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[14] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[13] ; rx_clk ; rx_clk ; 13.500 ; -0.075 ; 4.364 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[13] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[12] ; rx_clk ; rx_clk ; 13.500 ; -0.075 ; 4.364 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[12] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[11] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[11] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[10] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[10] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[9] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[9] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[8] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[8] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[7] ; rx_clk ; rx_clk ; 13.500 ; -0.075 ; 4.364 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[7] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[6] ; rx_clk ; rx_clk ; 13.500 ; -0.075 ; 4.364 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[6] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[5] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[5] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[4] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[4] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[3] ; rx_clk ; rx_clk ; 13.500 ; -0.065 ; 4.374 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[3] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[2] ; rx_clk ; rx_clk ; 13.500 ; -0.065 ; 4.374 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[2] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[1] ; rx_clk ; rx_clk ; 13.500 ; -0.065 ; 4.374 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[1] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[0] ; rx_clk ; rx_clk ; 13.500 ; -0.065 ; 4.374 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[0] ; rx_clk ; rx_clk ; 13.500 ; -0.064 ; 4.375 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 4.349 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 4.349 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 4.349 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.090 ; 4.349 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[6] ; rx_clk ; rx_clk ; 13.500 ; -0.071 ; 4.368 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[5] ; rx_clk ; rx_clk ; 13.500 ; -0.071 ; 4.368 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[4] ; rx_clk ; rx_clk ; 13.500 ; -0.071 ; 4.368 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[3] ; rx_clk ; rx_clk ; 13.500 ; -0.071 ; 4.368 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[2] ; rx_clk ; rx_clk ; 13.500 ; -0.071 ; 4.368 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[1] ; rx_clk ; rx_clk ; 13.500 ; -0.071 ; 4.368 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|de_q ; rx_clk ; rx_clk ; 13.500 ; -0.066 ; 4.373 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[0] ; rx_clk ; rx_clk ; 13.500 ; -0.065 ; 4.374 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[1] ; rx_clk ; rx_clk ; 13.500 ; -0.066 ; 4.373 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[2] ; rx_clk ; rx_clk ; 13.500 ; -0.066 ; 4.373 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[3] ; rx_clk ; rx_clk ; 13.500 ; -0.066 ; 4.373 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[4] ; rx_clk ; rx_clk ; 13.500 ; -0.065 ; 4.374 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[5] ; rx_clk ; rx_clk ; 13.500 ; -0.066 ; 4.373 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[7] ; rx_clk ; rx_clk ; 13.500 ; -0.065 ; 4.374 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[8] ; rx_clk ; rx_clk ; 13.500 ; -0.065 ; 4.374 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[9] ; rx_clk ; rx_clk ; 13.500 ; -0.065 ; 4.374 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[10] ; rx_clk ; rx_clk ; 13.500 ; -0.065 ; 4.374 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[11] ; rx_clk ; rx_clk ; 13.500 ; -0.065 ; 4.374 ;
|
|
; 9.063 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[12] ; rx_clk ; rx_clk ; 13.500 ; -0.066 ; 4.373 ;
|
|
+-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
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+--------------------------------------------------------------------------------------------------------------------------------+
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; Slow 1200mV 0C Model Recovery: 'clk_50mhz' ;
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+--------+------------------+------------------------------+--------------+-------------+--------------+------------+------------+
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; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
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+--------+------------------+------------------------------+--------------+-------------+--------------+------------+------------+
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|
; 16.187 ; rst_sync_uart[2] ; req_sync[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.069 ; 3.746 ;
|
|
; 16.602 ; rst_sync_uart[2] ; tx_byte[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; tx_byte[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; tx_byte[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; tx_byte[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.068 ; 3.332 ;
|
|
; 16.602 ; rst_sync_uart[2] ; w_rem[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.062 ; 3.338 ;
|
|
; 16.602 ; rst_sync_uart[2] ; w_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.068 ; 3.332 ;
|
|
; 16.602 ; rst_sync_uart[2] ; w_rem[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.068 ; 3.332 ;
|
|
; 16.602 ; rst_sync_uart[2] ; W3_r[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; msg_len[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.321 ;
|
|
; 16.602 ; rst_sync_uart[2] ; msg_len[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.321 ;
|
|
; 16.602 ; rst_sync_uart[2] ; idx[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; idx[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; idx[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; idx[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; is_err_msg ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.321 ;
|
|
; 16.602 ; rst_sync_uart[2] ; idx[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; idx[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D1 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.329 ;
|
|
; 16.602 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D2 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.329 ;
|
|
; 16.602 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D3 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.329 ;
|
|
; 16.602 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D4 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.329 ;
|
|
; 16.602 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D5 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.329 ;
|
|
; 16.602 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D6 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.329 ;
|
|
; 16.602 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D7 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.329 ;
|
|
; 16.602 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_STOP ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.329 ;
|
|
; 16.602 ; rst_sync_uart[2] ; lines_u[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.062 ; 3.338 ;
|
|
; 16.602 ; rst_sync_uart[2] ; l_rem[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.062 ; 3.338 ;
|
|
; 16.602 ; rst_sync_uart[2] ; width_u[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.068 ; 3.332 ;
|
|
; 16.602 ; rst_sync_uart[2] ; width_u[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.062 ; 3.338 ;
|
|
; 16.602 ; rst_sync_uart[2] ; width_u[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.068 ; 3.332 ;
|
|
; 16.602 ; rst_sync_uart[2] ; width_u[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.062 ; 3.338 ;
|
|
; 16.602 ; rst_sync_uart[2] ; width_u[13] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.059 ; 3.341 ;
|
|
; 16.602 ; rst_sync_uart[2] ; width_u[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.059 ; 3.341 ;
|
|
; 16.602 ; rst_sync_uart[2] ; tx_byte[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.329 ;
|
|
; 16.602 ; rst_sync_uart[2] ; tx_byte[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.329 ;
|
|
; 16.602 ; rst_sync_uart[2] ; L1_r[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.055 ; 3.345 ;
|
|
; 16.602 ; rst_sync_uart[2] ; W3_r[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.329 ;
|
|
; 16.602 ; rst_sync_uart[2] ; L1_r[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.055 ; 3.345 ;
|
|
; 16.602 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.329 ;
|
|
; 16.602 ; rst_sync_uart[2] ; width_u[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.321 ;
|
|
; 16.602 ; rst_sync_uart[2] ; w_rem[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.321 ;
|
|
; 16.602 ; rst_sync_uart[2] ; W3_r[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; lines_u[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.321 ;
|
|
; 16.602 ; rst_sync_uart[2] ; l_rem[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.321 ;
|
|
; 16.602 ; rst_sync_uart[2] ; L1_r[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.059 ; 3.341 ;
|
|
; 16.602 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.329 ;
|
|
; 16.602 ; rst_sync_uart[2] ; W3_r[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.329 ;
|
|
; 16.602 ; rst_sync_uart[2] ; tx_byte[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.077 ; 3.323 ;
|
|
; 16.602 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.329 ;
|
|
; 16.603 ; rst_sync_uart[2] ; W0_r[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.085 ; 3.314 ;
|
|
; 16.603 ; rst_sync_uart[2] ; W0_r[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.085 ; 3.314 ;
|
|
; 16.603 ; rst_sync_uart[2] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.328 ;
|
|
; 16.603 ; rst_sync_uart[2] ; W0_r[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 3.332 ;
|
|
; 16.603 ; rst_sync_uart[2] ; W0_r[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 3.332 ;
|
|
; 16.603 ; rst_sync_uart[2] ; W2_r[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 3.317 ;
|
|
; 16.603 ; rst_sync_uart[2] ; W2_r[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 3.317 ;
|
|
; 16.603 ; rst_sync_uart[2] ; req_sync[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.085 ; 3.314 ;
|
|
; 16.603 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.328 ;
|
|
; 16.603 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.328 ;
|
|
; 16.603 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.328 ;
|
|
; 16.603 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.328 ;
|
|
; 16.603 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.328 ;
|
|
; 16.603 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.328 ;
|
|
; 16.603 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.328 ;
|
|
; 16.603 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.328 ;
|
|
; 16.603 ; rst_sync_uart[2] ; uart_tx:u_uart|busy ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.328 ;
|
|
; 16.603 ; rst_sync_uart[2] ; fstate.F_WAIT ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 3.317 ;
|
|
; 16.603 ; rst_sync_uart[2] ; req_sync[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.085 ; 3.314 ;
|
|
; 16.603 ; rst_sync_uart[2] ; heartbeat_u ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.085 ; 3.314 ;
|
|
; 16.603 ; rst_sync_uart[2] ; req_edge_q ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.085 ; 3.314 ;
|
|
; 16.603 ; rst_sync_uart[2] ; anomaly_u ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.085 ; 3.314 ;
|
|
; 16.603 ; rst_sync_uart[2] ; conv_step[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 3.317 ;
|
|
; 16.603 ; rst_sync_uart[2] ; conv_step[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 3.317 ;
|
|
; 16.603 ; rst_sync_uart[2] ; fstate.F_CONVERT ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 3.317 ;
|
|
; 16.603 ; rst_sync_uart[2] ; fstate.F_IDLE ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.085 ; 3.314 ;
|
|
; 16.603 ; rst_sync_uart[2] ; fstate.F_LOAD ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.085 ; 3.314 ;
|
|
; 16.603 ; rst_sync_uart[2] ; tx_start ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 3.317 ;
|
|
; 16.603 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_START ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.328 ;
|
|
; 16.603 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D0 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.328 ;
|
|
; 16.603 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_IDLE ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.328 ;
|
|
; 16.603 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 3.328 ;
|
|
; 16.603 ; rst_sync_uart[2] ; lines_u[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.070 ; 3.329 ;
|
|
; 16.603 ; rst_sync_uart[2] ; lines_u[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.091 ; 3.308 ;
|
|
; 16.603 ; rst_sync_uart[2] ; lines_u[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.070 ; 3.329 ;
|
|
; 16.603 ; rst_sync_uart[2] ; lines_u[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.070 ; 3.329 ;
|
|
; 16.603 ; rst_sync_uart[2] ; lines_u[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.320 ;
|
|
; 16.603 ; rst_sync_uart[2] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.320 ;
|
|
; 16.603 ; rst_sync_uart[2] ; lines_u[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.320 ;
|
|
; 16.603 ; rst_sync_uart[2] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.320 ;
|
|
; 16.603 ; rst_sync_uart[2] ; lines_u[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.320 ;
|
|
; 16.603 ; rst_sync_uart[2] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.320 ;
|
|
; 16.603 ; rst_sync_uart[2] ; lines_u[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.320 ;
|
|
; 16.603 ; rst_sync_uart[2] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 3.320 ;
|
|
; 16.603 ; rst_sync_uart[2] ; lines_u[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.084 ; 3.315 ;
|
|
+--------+------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 0C Model Removal: 'clk_50mhz' ;
|
|
+-------+------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 2.755 ; rst_sync_uart[2] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.035 ;
|
|
; 2.755 ; rst_sync_uart[2] ; width_u[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.035 ;
|
|
; 2.756 ; rst_sync_uart[2] ; L1_r[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.102 ; 3.053 ;
|
|
; 2.756 ; rst_sync_uart[2] ; L1_r[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.102 ; 3.053 ;
|
|
; 2.757 ; rst_sync_uart[2] ; W0_r[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.089 ; 3.041 ;
|
|
; 2.757 ; rst_sync_uart[2] ; W0_r[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.089 ; 3.041 ;
|
|
; 2.757 ; rst_sync_uart[2] ; width_u[13] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.098 ; 3.050 ;
|
|
; 2.757 ; rst_sync_uart[2] ; width_u[11] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.098 ; 3.050 ;
|
|
; 2.758 ; rst_sync_uart[2] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.088 ; 3.041 ;
|
|
; 2.758 ; rst_sync_uart[2] ; w_rem[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.088 ; 3.041 ;
|
|
; 2.758 ; rst_sync_uart[2] ; w_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.088 ; 3.041 ;
|
|
; 2.758 ; rst_sync_uart[2] ; lines_u[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.086 ; 3.039 ;
|
|
; 2.758 ; rst_sync_uart[2] ; lines_u[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.086 ; 3.039 ;
|
|
; 2.758 ; rst_sync_uart[2] ; lines_u[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.086 ; 3.039 ;
|
|
; 2.758 ; rst_sync_uart[2] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.086 ; 3.039 ;
|
|
; 2.758 ; rst_sync_uart[2] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.086 ; 3.039 ;
|
|
; 2.758 ; rst_sync_uart[2] ; l_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.086 ; 3.039 ;
|
|
; 2.758 ; rst_sync_uart[2] ; width_u[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.088 ; 3.041 ;
|
|
; 2.758 ; rst_sync_uart[2] ; width_u[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.088 ; 3.041 ;
|
|
; 2.758 ; rst_sync_uart[2] ; L0_r[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.040 ;
|
|
; 2.758 ; rst_sync_uart[2] ; L1_r[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.098 ; 3.051 ;
|
|
; 2.758 ; rst_sync_uart[2] ; L0_r[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.040 ;
|
|
; 2.758 ; rst_sync_uart[2] ; L0_r[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.040 ;
|
|
; 2.758 ; rst_sync_uart[2] ; L1_r[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.087 ; 3.040 ;
|
|
; 2.759 ; rst_sync_uart[2] ; tx_byte[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.079 ; 3.033 ;
|
|
; 2.759 ; rst_sync_uart[2] ; tx_byte[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.079 ; 3.033 ;
|
|
; 2.759 ; rst_sync_uart[2] ; tx_byte[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.079 ; 3.033 ;
|
|
; 2.759 ; rst_sync_uart[2] ; tx_byte[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.079 ; 3.033 ;
|
|
; 2.759 ; rst_sync_uart[2] ; w_rem[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.094 ; 3.048 ;
|
|
; 2.759 ; rst_sync_uart[2] ; W3_r[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.079 ; 3.033 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|busy ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; fstate.F_WAIT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.074 ; 3.028 ;
|
|
; 2.759 ; rst_sync_uart[2] ; conv_step[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.074 ; 3.028 ;
|
|
; 2.759 ; rst_sync_uart[2] ; conv_step[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.074 ; 3.028 ;
|
|
; 2.759 ; rst_sync_uart[2] ; fstate.F_CONVERT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.074 ; 3.028 ;
|
|
; 2.759 ; rst_sync_uart[2] ; tx_start ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.074 ; 3.028 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_START ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D0 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D1 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D2 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D3 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D4 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D5 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D6 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D7 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_STOP ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; lines_u[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.064 ; 3.018 ;
|
|
; 2.759 ; rst_sync_uart[2] ; lines_u[11] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.077 ; 3.031 ;
|
|
; 2.759 ; rst_sync_uart[2] ; lines_u[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.094 ; 3.048 ;
|
|
; 2.759 ; rst_sync_uart[2] ; l_rem[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.094 ; 3.048 ;
|
|
; 2.759 ; rst_sync_uart[2] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.077 ; 3.031 ;
|
|
; 2.759 ; rst_sync_uart[2] ; lines_u[10] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.077 ; 3.031 ;
|
|
; 2.759 ; rst_sync_uart[2] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.077 ; 3.031 ;
|
|
; 2.759 ; rst_sync_uart[2] ; lines_u[12] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.077 ; 3.031 ;
|
|
; 2.759 ; rst_sync_uart[2] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.077 ; 3.031 ;
|
|
; 2.759 ; rst_sync_uart[2] ; lines_u[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.077 ; 3.031 ;
|
|
; 2.759 ; rst_sync_uart[2] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.077 ; 3.031 ;
|
|
; 2.759 ; rst_sync_uart[2] ; l_rem[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.064 ; 3.018 ;
|
|
; 2.759 ; rst_sync_uart[2] ; width_u[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.094 ; 3.048 ;
|
|
; 2.759 ; rst_sync_uart[2] ; width_u[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.095 ; 3.049 ;
|
|
; 2.759 ; rst_sync_uart[2] ; tx_byte[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.079 ; 3.033 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; W3_r[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.079 ; 3.033 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; W3_r[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.079 ; 3.033 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; W3_r[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.079 ; 3.033 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.759 ; rst_sync_uart[2] ; uart_tx:u_uart|tx ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.085 ; 3.039 ;
|
|
; 2.760 ; rst_sync_uart[2] ; W2_r[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 3.028 ;
|
|
; 2.760 ; rst_sync_uart[2] ; W2_r[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 3.028 ;
|
|
; 2.760 ; rst_sync_uart[2] ; msg_len[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.077 ; 3.032 ;
|
|
; 2.760 ; rst_sync_uart[2] ; msg_len[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.077 ; 3.032 ;
|
|
; 2.760 ; rst_sync_uart[2] ; is_err_msg ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.077 ; 3.032 ;
|
|
; 2.760 ; rst_sync_uart[2] ; lines_u[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.071 ; 3.026 ;
|
|
; 2.760 ; rst_sync_uart[2] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.071 ; 3.026 ;
|
|
; 2.760 ; rst_sync_uart[2] ; lines_u[13] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.075 ; 3.030 ;
|
|
; 2.760 ; rst_sync_uart[2] ; l_rem[13] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.075 ; 3.030 ;
|
|
; 2.760 ; rst_sync_uart[2] ; lines_u[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.075 ; 3.030 ;
|
|
; 2.760 ; rst_sync_uart[2] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.075 ; 3.030 ;
|
|
; 2.760 ; rst_sync_uart[2] ; lines_u[15] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.071 ; 3.026 ;
|
|
; 2.760 ; rst_sync_uart[2] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.071 ; 3.026 ;
|
|
; 2.760 ; rst_sync_uart[2] ; lines_u[9] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.071 ; 3.026 ;
|
|
; 2.760 ; rst_sync_uart[2] ; l_rem[9] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.071 ; 3.026 ;
|
|
; 2.760 ; rst_sync_uart[2] ; lines_u[14] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.075 ; 3.030 ;
|
|
; 2.760 ; rst_sync_uart[2] ; l_rem[14] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.075 ; 3.030 ;
|
|
; 2.760 ; rst_sync_uart[2] ; L3_r[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.073 ; 3.028 ;
|
|
+-------+------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------------------------------+
|
|
; Slow 1200mV 0C Model Removal: 'rx_clk' ;
|
|
+-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 3.637 ; rst_sync_pix[2] ; width_lat[6] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[6] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; width_lat[7] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[7] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; width_lat[11] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[11] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; width_lat[13] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[13] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; width_lat[12] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[12] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; width_lat[10] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[10] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; width_lat[4] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[4] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; width_lat[5] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[5] ; rx_clk ; rx_clk ; 0.000 ; 0.073 ; 3.905 ;
|
|
; 3.637 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.904 ;
|
|
; 3.638 ; rst_sync_pix[2] ; width_lat[0] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[0] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; width_lat[14] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[14] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; width_lat[15] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[15] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; width_lat[2] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[2] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; width_lat[8] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[8] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; width_lat[9] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[9] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; width_lat[3] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[3] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; width_lat[1] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[1] ; rx_clk ; rx_clk ; 0.000 ; 0.072 ; 3.905 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.071 ; 3.904 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.071 ; 3.904 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.071 ; 3.904 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.071 ; 3.904 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.071 ; 3.904 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.071 ; 3.904 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.071 ; 3.904 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.071 ; 3.904 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.071 ; 3.904 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.071 ; 3.904 ;
|
|
; 3.638 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.071 ; 3.904 ;
|
|
; 3.639 ; rst_sync_pix[2] ; lines_lat[0] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 3.899 ;
|
|
; 3.639 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[0] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 3.899 ;
|
|
; 3.640 ; rst_sync_pix[2] ; lines_lat[9] ; rx_clk ; rx_clk ; 0.000 ; 0.056 ; 3.891 ;
|
|
; 3.640 ; rst_sync_pix[2] ; lines_lat[15] ; rx_clk ; rx_clk ; 0.000 ; 0.056 ; 3.891 ;
|
|
; 3.640 ; rst_sync_pix[2] ; lines_lat[7] ; rx_clk ; rx_clk ; 0.000 ; 0.056 ; 3.891 ;
|
|
; 3.640 ; rst_sync_pix[2] ; lines_lat[8] ; rx_clk ; rx_clk ; 0.000 ; 0.056 ; 3.891 ;
|
|
; 3.640 ; rst_sync_pix[2] ; lines_lat[10] ; rx_clk ; rx_clk ; 0.000 ; 0.056 ; 3.891 ;
|
|
; 3.640 ; rst_sync_pix[2] ; anomaly_lat ; rx_clk ; rx_clk ; 0.000 ; 0.056 ; 3.891 ;
|
|
; 3.640 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 0.000 ; 0.056 ; 3.891 ;
|
|
; 3.640 ; rst_sync_pix[2] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 0.000 ; 0.056 ; 3.891 ;
|
|
; 3.640 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.917 ;
|
|
; 3.640 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.917 ;
|
|
; 3.640 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[1] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.917 ;
|
|
; 3.640 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.917 ;
|
|
; 3.640 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 0.000 ; 0.056 ; 3.891 ;
|
|
; 3.640 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 0.000 ; 0.056 ; 3.891 ;
|
|
; 3.640 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 0.000 ; 0.056 ; 3.891 ;
|
|
; 3.640 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 0.000 ; 0.056 ; 3.891 ;
|
|
; 3.640 ; rst_sync_pix[2] ; hb_count[7] ; rx_clk ; rx_clk ; 0.000 ; 0.066 ; 3.901 ;
|
|
; 3.640 ; rst_sync_pix[2] ; heartbeat_lat ; rx_clk ; rx_clk ; 0.000 ; 0.066 ; 3.901 ;
|
|
; 3.640 ; rst_sync_pix[2] ; hb_count[5] ; rx_clk ; rx_clk ; 0.000 ; 0.066 ; 3.901 ;
|
|
; 3.640 ; rst_sync_pix[2] ; hb_count[2] ; rx_clk ; rx_clk ; 0.000 ; 0.066 ; 3.901 ;
|
|
; 3.640 ; rst_sync_pix[2] ; hb_count[3] ; rx_clk ; rx_clk ; 0.000 ; 0.066 ; 3.901 ;
|
|
; 3.640 ; rst_sync_pix[2] ; hb_count[4] ; rx_clk ; rx_clk ; 0.000 ; 0.066 ; 3.901 ;
|
|
; 3.640 ; rst_sync_pix[2] ; hb_count[6] ; rx_clk ; rx_clk ; 0.000 ; 0.066 ; 3.901 ;
|
|
; 3.640 ; rst_sync_pix[2] ; hb_count[1] ; rx_clk ; rx_clk ; 0.000 ; 0.066 ; 3.901 ;
|
|
; 3.640 ; rst_sync_pix[2] ; hb_count[0] ; rx_clk ; rx_clk ; 0.000 ; 0.066 ; 3.901 ;
|
|
; 3.640 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.083 ; 3.918 ;
|
|
; 3.640 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[1] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.917 ;
|
|
; 3.640 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.917 ;
|
|
; 3.640 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.917 ;
|
|
; 3.640 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.917 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[1] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|de_q ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 3.917 ;
|
|
; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[0] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 3.917 ;
|
|
+-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
----------------------------------------------
|
|
; Slow 1200mV 0C Model Metastability Summary ;
|
|
----------------------------------------------
|
|
The design MTBF is not calculated because there are no specified synchronizers in the design.
|
|
Number of Synchronizer Chains Found: 46
|
|
Shortest Synchronizer Chain: 2 Registers
|
|
Fraction of Chains for which MTBFs Could Not be Calculated: 1.000
|
|
Worst Case Available Settling Time: 12.424 ns
|
|
|
|
|
|
|
|
|
|
+------------------------------------+
|
|
; Fast 1200mV 0C Model Setup Summary ;
|
|
+-----------+--------+---------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+-----------+--------+---------------+
|
|
; rx_clk ; 10.706 ; 0.000 ;
|
|
; clk_50mhz ; 13.064 ; 0.000 ;
|
|
+-----------+--------+---------------+
|
|
|
|
|
|
+-----------------------------------+
|
|
; Fast 1200mV 0C Model Hold Summary ;
|
|
+-----------+-------+---------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+-----------+-------+---------------+
|
|
; clk_50mhz ; 0.186 ; 0.000 ;
|
|
; rx_clk ; 0.186 ; 0.000 ;
|
|
+-----------+-------+---------------+
|
|
|
|
|
|
+---------------------------------------+
|
|
; Fast 1200mV 0C Model Recovery Summary ;
|
|
+-----------+--------+------------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+-----------+--------+------------------+
|
|
; rx_clk ; 11.259 ; 0.000 ;
|
|
; clk_50mhz ; 18.082 ; 0.000 ;
|
|
+-----------+--------+------------------+
|
|
|
|
|
|
+--------------------------------------+
|
|
; Fast 1200mV 0C Model Removal Summary ;
|
|
+-----------+-------+------------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+-----------+-------+------------------+
|
|
; clk_50mhz ; 1.361 ; 0.000 ;
|
|
; rx_clk ; 1.805 ; 0.000 ;
|
|
+-----------+-------+------------------+
|
|
|
|
|
|
+--------------------------------------------------+
|
|
; Fast 1200mV 0C Model Minimum Pulse Width Summary ;
|
|
+-----------+-------+------------------------------+
|
|
; Clock ; Slack ; End Point TNS ;
|
|
+-----------+-------+------------------------------+
|
|
; rx_clk ; 6.002 ; 0.000 ;
|
|
; clk_50mhz ; 9.262 ; 0.000 ;
|
|
+-----------+-------+------------------------------+
|
|
|
|
|
|
+------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fast 1200mV 0C Model Setup: 'rx_clk' ;
|
|
+--------+--------------------------------+--------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+--------+--------------------------------+--------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 10.706 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.727 ;
|
|
; 10.706 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.727 ;
|
|
; 10.706 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.727 ;
|
|
; 10.706 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.727 ;
|
|
; 10.706 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.727 ;
|
|
; 10.706 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.727 ;
|
|
; 10.712 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.053 ; 2.722 ;
|
|
; 10.712 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.053 ; 2.722 ;
|
|
; 10.712 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.053 ; 2.722 ;
|
|
; 10.712 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.053 ; 2.722 ;
|
|
; 10.791 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.641 ;
|
|
; 10.791 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.641 ;
|
|
; 10.791 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.641 ;
|
|
; 10.791 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.641 ;
|
|
; 10.791 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.641 ;
|
|
; 10.791 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.641 ;
|
|
; 10.795 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.637 ;
|
|
; 10.795 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.637 ;
|
|
; 10.795 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.637 ;
|
|
; 10.795 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.637 ;
|
|
; 10.795 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.637 ;
|
|
; 10.795 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.637 ;
|
|
; 10.797 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.636 ;
|
|
; 10.797 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.636 ;
|
|
; 10.797 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.636 ;
|
|
; 10.797 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.636 ;
|
|
; 10.801 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.632 ;
|
|
; 10.801 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.632 ;
|
|
; 10.801 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.632 ;
|
|
; 10.801 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.632 ;
|
|
; 10.839 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.593 ;
|
|
; 10.839 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.593 ;
|
|
; 10.839 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.593 ;
|
|
; 10.839 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.593 ;
|
|
; 10.839 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.593 ;
|
|
; 10.839 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.593 ;
|
|
; 10.845 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.588 ;
|
|
; 10.845 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.588 ;
|
|
; 10.845 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.588 ;
|
|
; 10.845 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.588 ;
|
|
; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[6] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ;
|
|
; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ;
|
|
; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ;
|
|
; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ;
|
|
; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ;
|
|
; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ;
|
|
; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[4] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ;
|
|
; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[5] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ;
|
|
; 10.910 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[12] ; rx_clk ; rx_clk ; 13.500 ; -0.040 ; 2.537 ;
|
|
; 10.910 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[13] ; rx_clk ; rx_clk ; 13.500 ; -0.040 ; 2.537 ;
|
|
; 10.910 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[7] ; rx_clk ; rx_clk ; 13.500 ; -0.040 ; 2.537 ;
|
|
; 10.910 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[6] ; rx_clk ; rx_clk ; 13.500 ; -0.040 ; 2.537 ;
|
|
; 10.910 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[15] ; rx_clk ; rx_clk ; 13.500 ; -0.040 ; 2.537 ;
|
|
; 10.910 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[14] ; rx_clk ; rx_clk ; 13.500 ; -0.040 ; 2.537 ;
|
|
; 10.911 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[0] ; rx_clk ; rx_clk ; 13.500 ; -0.045 ; 2.531 ;
|
|
; 10.917 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[0] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.531 ;
|
|
; 10.917 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.531 ;
|
|
; 10.917 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.531 ;
|
|
; 10.917 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[2] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.531 ;
|
|
; 10.917 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.531 ;
|
|
; 10.917 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.531 ;
|
|
; 10.917 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[3] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.531 ;
|
|
; 10.917 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[1] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.531 ;
|
|
; 10.932 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.500 ;
|
|
; 10.932 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.500 ;
|
|
; 10.932 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.500 ;
|
|
; 10.932 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.500 ;
|
|
; 10.932 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.500 ;
|
|
; 10.932 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.500 ;
|
|
; 10.942 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.491 ;
|
|
; 10.942 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.491 ;
|
|
; 10.942 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.491 ;
|
|
; 10.942 ; de_monitor:u_mon|gap_count[11] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.491 ;
|
|
; 10.966 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[1] ; rx_clk ; rx_clk ; 13.500 ; -0.036 ; 2.485 ;
|
|
; 10.966 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[3] ; rx_clk ; rx_clk ; 13.500 ; -0.036 ; 2.485 ;
|
|
; 10.966 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[2] ; rx_clk ; rx_clk ; 13.500 ; -0.036 ; 2.485 ;
|
|
; 10.966 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[0] ; rx_clk ; rx_clk ; 13.500 ; -0.036 ; 2.485 ;
|
|
; 10.986 ; de_monitor:u_mon|gap_count[1] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.447 ;
|
|
; 10.986 ; de_monitor:u_mon|gap_count[12] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.447 ;
|
|
; 10.986 ; de_monitor:u_mon|gap_count[1] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.447 ;
|
|
; 10.986 ; de_monitor:u_mon|gap_count[12] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.447 ;
|
|
; 10.986 ; de_monitor:u_mon|gap_count[1] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.447 ;
|
|
; 10.986 ; de_monitor:u_mon|gap_count[12] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.447 ;
|
|
; 10.986 ; de_monitor:u_mon|gap_count[1] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.447 ;
|
|
; 10.986 ; de_monitor:u_mon|gap_count[12] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.447 ;
|
|
; 10.986 ; de_monitor:u_mon|gap_count[1] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.447 ;
|
|
; 10.986 ; de_monitor:u_mon|gap_count[12] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.447 ;
|
|
; 10.986 ; de_monitor:u_mon|gap_count[1] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.447 ;
|
|
; 10.986 ; de_monitor:u_mon|gap_count[12] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.447 ;
|
|
; 10.989 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[12] ; rx_clk ; rx_clk ; 13.500 ; -0.041 ; 2.457 ;
|
|
; 10.989 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[13] ; rx_clk ; rx_clk ; 13.500 ; -0.041 ; 2.457 ;
|
|
; 10.989 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[7] ; rx_clk ; rx_clk ; 13.500 ; -0.041 ; 2.457 ;
|
|
; 10.989 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[6] ; rx_clk ; rx_clk ; 13.500 ; -0.041 ; 2.457 ;
|
|
; 10.989 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[15] ; rx_clk ; rx_clk ; 13.500 ; -0.041 ; 2.457 ;
|
|
; 10.989 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|bad_width[14] ; rx_clk ; rx_clk ; 13.500 ; -0.041 ; 2.457 ;
|
|
; 10.991 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|width_o[6] ; rx_clk ; rx_clk ; 13.500 ; -0.040 ; 2.456 ;
|
|
; 10.991 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|width_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.040 ; 2.456 ;
|
|
; 10.991 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|width_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.040 ; 2.456 ;
|
|
; 10.991 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|width_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.040 ; 2.456 ;
|
|
; 10.991 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|width_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.040 ; 2.456 ;
|
|
+--------+--------------------------------+--------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+------------------------------------------------------------------------------------------------------+
|
|
; Fast 1200mV 0C Model Setup: 'clk_50mhz' ;
|
|
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+
|
|
; 13.064 ; l_rem[6] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.035 ; 6.888 ;
|
|
; 13.260 ; l_rem[7] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.030 ; 6.697 ;
|
|
; 13.281 ; w_rem[7] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 6.670 ;
|
|
; 13.288 ; w_rem[6] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.039 ; 6.660 ;
|
|
; 13.317 ; l_rem[3] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.039 ; 6.631 ;
|
|
; 13.374 ; l_rem[6] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.035 ; 6.578 ;
|
|
; 13.381 ; l_rem[6] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.035 ; 6.571 ;
|
|
; 13.412 ; l_rem[2] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.028 ; 6.547 ;
|
|
; 13.454 ; l_rem[6] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.041 ; 6.492 ;
|
|
; 13.508 ; l_rem[8] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 6.443 ;
|
|
; 13.531 ; w_rem[5] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 6.418 ;
|
|
; 13.536 ; l_rem[6] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.041 ; 6.410 ;
|
|
; 13.564 ; w_rem[3] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 6.385 ;
|
|
; 13.570 ; l_rem[7] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.030 ; 6.387 ;
|
|
; 13.577 ; l_rem[7] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.030 ; 6.380 ;
|
|
; 13.611 ; l_rem[6] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.035 ; 6.341 ;
|
|
; 13.614 ; w_rem[2] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.026 ; 6.347 ;
|
|
; 13.625 ; l_rem[5] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.039 ; 6.323 ;
|
|
; 13.627 ; l_rem[3] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.039 ; 6.321 ;
|
|
; 13.634 ; l_rem[3] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.039 ; 6.314 ;
|
|
; 13.650 ; l_rem[7] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 6.301 ;
|
|
; 13.653 ; l_rem[12] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 6.298 ;
|
|
; 13.655 ; l_rem[4] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.039 ; 6.293 ;
|
|
; 13.665 ; w_rem[3] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.040 ; 6.282 ;
|
|
; 13.670 ; w_rem[8] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.026 ; 6.291 ;
|
|
; 13.672 ; l_rem[10] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 6.279 ;
|
|
; 13.682 ; w_rem[7] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.042 ; 6.263 ;
|
|
; 13.697 ; w_rem[6] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.037 ; 6.253 ;
|
|
; 13.707 ; l_rem[3] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 6.235 ;
|
|
; 13.722 ; l_rem[2] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.028 ; 6.237 ;
|
|
; 13.724 ; l_rem[9] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.030 ; 6.233 ;
|
|
; 13.729 ; l_rem[2] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.028 ; 6.230 ;
|
|
; 13.732 ; l_rem[7] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 6.219 ;
|
|
; 13.733 ; l_rem[1] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.048 ; 6.206 ;
|
|
; 13.734 ; l_rem[6] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.037 ; 6.216 ;
|
|
; 13.744 ; l_rem[11] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 6.207 ;
|
|
; 13.750 ; w_rem[11] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.035 ; 6.202 ;
|
|
; 13.780 ; l_rem[6] ; l_rem[9] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.041 ; 6.166 ;
|
|
; 13.789 ; l_rem[3] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 6.153 ;
|
|
; 13.794 ; w_rem[7] ; w_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 6.157 ;
|
|
; 13.801 ; w_rem[6] ; w_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.039 ; 6.147 ;
|
|
; 13.802 ; l_rem[2] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.034 ; 6.151 ;
|
|
; 13.802 ; w_rem[6] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.041 ; 6.144 ;
|
|
; 13.807 ; l_rem[7] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.030 ; 6.150 ;
|
|
; 13.808 ; w_rem[7] ; w_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.046 ; 6.133 ;
|
|
; 13.815 ; w_rem[6] ; w_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.049 ; 6.123 ;
|
|
; 13.817 ; w_rem[4] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 6.132 ;
|
|
; 13.818 ; l_rem[8] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 6.133 ;
|
|
; 13.820 ; l_rem[14] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.035 ; 6.132 ;
|
|
; 13.824 ; w_rem[9] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 6.127 ;
|
|
; 13.824 ; l_rem[3] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.039 ; 6.124 ;
|
|
; 13.825 ; l_rem[8] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 6.126 ;
|
|
; 13.874 ; l_rem[5] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.039 ; 6.074 ;
|
|
; 13.877 ; l_rem[6] ; l_rem[13] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.037 ; 6.073 ;
|
|
; 13.878 ; w_rem[4] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.040 ; 6.069 ;
|
|
; 13.884 ; l_rem[2] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.034 ; 6.069 ;
|
|
; 13.898 ; l_rem[8] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.042 ; 6.047 ;
|
|
; 13.900 ; l_rem[5] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.039 ; 6.048 ;
|
|
; 13.907 ; w_rem[13] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 6.044 ;
|
|
; 13.908 ; l_rem[15] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.030 ; 6.049 ;
|
|
; 13.922 ; l_rem[12] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 6.029 ;
|
|
; 13.929 ; w_rem[9] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 6.015 ;
|
|
; 13.930 ; l_rem[7] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.032 ; 6.025 ;
|
|
; 13.931 ; w_rem[12] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.037 ; 6.019 ;
|
|
; 13.931 ; w_rem[10] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.037 ; 6.019 ;
|
|
; 13.933 ; l_rem[5] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.037 ; 6.017 ;
|
|
; 13.935 ; w_rem[3] ; w_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.037 ; 6.015 ;
|
|
; 13.935 ; l_rem[5] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.039 ; 6.013 ;
|
|
; 13.940 ; w_rem[5] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 6.011 ;
|
|
; 13.941 ; l_rem[10] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 6.010 ;
|
|
; 13.943 ; w_rem[5] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.040 ; 6.004 ;
|
|
; 13.953 ; l_rem[13] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.035 ; 5.999 ;
|
|
; 13.954 ; w_rem[14] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.035 ; 5.998 ;
|
|
; 13.959 ; l_rem[2] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.028 ; 6.000 ;
|
|
; 13.960 ; l_rem[12] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 5.991 ;
|
|
; 13.962 ; w_rem[3] ; w_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.040 ; 5.985 ;
|
|
; 13.962 ; l_rem[4] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.039 ; 5.986 ;
|
|
; 13.969 ; w_rem[3] ; w_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 5.980 ;
|
|
; 13.969 ; l_rem[12] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 5.982 ;
|
|
; 13.970 ; l_rem[6] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.033 ; 5.984 ;
|
|
; 13.971 ; l_rem[4] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.039 ; 5.977 ;
|
|
; 13.972 ; w_rem[7] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 5.977 ;
|
|
; 13.974 ; w_rem[3] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 5.977 ;
|
|
; 13.979 ; l_rem[10] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 5.972 ;
|
|
; 13.980 ; l_rem[8] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.042 ; 5.965 ;
|
|
; 13.987 ; l_rem[3] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.041 ; 5.959 ;
|
|
; 13.988 ; l_rem[10] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 5.963 ;
|
|
; 13.990 ; l_rem[5] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.037 ; 5.960 ;
|
|
; 13.996 ; l_rem[4] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.039 ; 5.952 ;
|
|
; 13.997 ; w_rem[3] ; w_rem[14] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.040 ; 5.950 ;
|
|
; 13.998 ; l_rem[3] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.037 ; 5.952 ;
|
|
; 14.009 ; w_rem[9] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 5.940 ;
|
|
; 14.009 ; l_rem[8] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.034 ; 5.944 ;
|
|
; 14.013 ; l_rem[11] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 5.938 ;
|
|
; 14.013 ; l_rem[6] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.033 ; 5.941 ;
|
|
; 14.015 ; w_rem[2] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.032 ; 5.940 ;
|
|
; 14.015 ; l_rem[5] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 5.927 ;
|
|
; 14.027 ; w_rem[8] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.028 ; 5.932 ;
|
|
; 14.031 ; l_rem[9] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.030 ; 5.926 ;
|
|
; 14.032 ; l_rem[12] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 5.917 ;
|
|
+--------+-----------+-----------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fast 1200mV 0C Model Hold: 'clk_50mhz' ;
|
|
+-------+------------------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+------------------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 0.186 ; w_rem[5] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.307 ;
|
|
; 0.186 ; w_rem[3] ; w_rem[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.307 ;
|
|
; 0.186 ; w_rem[4] ; w_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.307 ;
|
|
; 0.186 ; l_rem[5] ; l_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.307 ;
|
|
; 0.186 ; l_rem[3] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.307 ;
|
|
; 0.186 ; l_rem[4] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.307 ;
|
|
; 0.186 ; uart_tx:u_uart|busy ; uart_tx:u_uart|busy ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.307 ;
|
|
; 0.186 ; uart_tx:u_uart|state.S_IDLE ; uart_tx:u_uart|state.S_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.307 ;
|
|
; 0.187 ; fstate.F_WAIT ; fstate.F_WAIT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.307 ;
|
|
; 0.187 ; conv_step[1] ; conv_step[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.307 ;
|
|
; 0.187 ; conv_step[0] ; conv_step[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.307 ;
|
|
; 0.193 ; uart_tx:u_uart|state.S_D6 ; uart_tx:u_uart|state.S_D7 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.314 ;
|
|
; 0.193 ; rst_sync_uart[1] ; rst_sync_uart[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.314 ;
|
|
; 0.193 ; rst_sync_uart[0] ; rst_sync_uart[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.314 ;
|
|
; 0.195 ; lines_u[2] ; l_rem[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.315 ;
|
|
; 0.196 ; width_u[0] ; w_rem[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.317 ;
|
|
; 0.197 ; uart_tx:u_uart|state.S_D2 ; uart_tx:u_uart|state.S_D3 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.318 ;
|
|
; 0.197 ; uart_tx:u_uart|state.S_D1 ; uart_tx:u_uart|state.S_D2 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.318 ;
|
|
; 0.198 ; uart_tx:u_uart|state.S_D3 ; uart_tx:u_uart|state.S_D4 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.319 ;
|
|
; 0.201 ; uart_tx:u_uart|tick[8] ; uart_tx:u_uart|tick[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.321 ;
|
|
; 0.204 ; uart_tx:u_uart|state.S_D5 ; uart_tx:u_uart|state.S_D6 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.325 ;
|
|
; 0.225 ; uart_tx:u_uart|state.S_IDLE ; uart_tx:u_uart|state.S_START ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.346 ;
|
|
; 0.234 ; conv_step[0] ; conv_step[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.354 ;
|
|
; 0.239 ; fstate.F_CONVERT ; conv_step[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.359 ;
|
|
; 0.264 ; uart_tx:u_uart|state.S_START ; uart_tx:u_uart|state.S_D0 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.385 ;
|
|
; 0.265 ; uart_tx:u_uart|state.S_D0 ; uart_tx:u_uart|state.S_D1 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.386 ;
|
|
; 0.267 ; lines_u[0] ; l_rem[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.388 ;
|
|
; 0.267 ; lines_u[3] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.388 ;
|
|
; 0.267 ; lines_u[1] ; l_rem[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.387 ;
|
|
; 0.268 ; width_u[4] ; w_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.389 ;
|
|
; 0.268 ; lines_u[4] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.389 ;
|
|
; 0.269 ; width_u[5] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.390 ;
|
|
; 0.272 ; uart_tx:u_uart|state.S_D4 ; uart_tx:u_uart|state.S_D5 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.393 ;
|
|
; 0.272 ; req_sync[1] ; req_sync[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.392 ;
|
|
; 0.277 ; uart_tx:u_uart|state.S_D7 ; uart_tx:u_uart|state.S_STOP ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.398 ;
|
|
; 0.278 ; fstate.F_LOAD ; fstate.F_WAIT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.038 ; 0.400 ;
|
|
; 0.278 ; uart_tx:u_uart|state.S_STOP ; uart_tx:u_uart|busy ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.399 ;
|
|
; 0.280 ; uart_tx:u_uart|state.S_STOP ; uart_tx:u_uart|state.S_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.401 ;
|
|
; 0.298 ; uart_tx:u_uart|tick[1] ; uart_tx:u_uart|tick[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.418 ;
|
|
; 0.298 ; uart_tx:u_uart|tick[3] ; uart_tx:u_uart|tick[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.418 ;
|
|
; 0.298 ; uart_tx:u_uart|tick[5] ; uart_tx:u_uart|tick[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.418 ;
|
|
; 0.299 ; uart_tx:u_uart|tick[7] ; uart_tx:u_uart|tick[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.419 ;
|
|
; 0.300 ; uart_tx:u_uart|tick[2] ; uart_tx:u_uart|tick[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.420 ;
|
|
; 0.300 ; uart_tx:u_uart|tick[6] ; uart_tx:u_uart|tick[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.420 ;
|
|
; 0.301 ; uart_tx:u_uart|tick[4] ; uart_tx:u_uart|tick[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.421 ;
|
|
; 0.309 ; uart_tx:u_uart|tick[0] ; uart_tx:u_uart|tick[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.429 ;
|
|
; 0.311 ; idx[5] ; idx[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.431 ;
|
|
; 0.325 ; idx[1] ; idx[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.445 ;
|
|
; 0.333 ; uart_tx:u_uart|state.S_IDLE ; uart_tx:u_uart|tx ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.454 ;
|
|
; 0.335 ; width_u[1] ; w_rem[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.455 ;
|
|
; 0.336 ; idx[4] ; idx[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.456 ;
|
|
; 0.337 ; width_u[12] ; w_rem[12] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.458 ;
|
|
; 0.338 ; width_u[6] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.459 ;
|
|
; 0.338 ; lines_u[13] ; l_rem[13] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.459 ;
|
|
; 0.338 ; lines_u[10] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.458 ;
|
|
; 0.338 ; width_u[14] ; w_rem[14] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.459 ;
|
|
; 0.339 ; W3_r[3] ; tx_byte[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.460 ;
|
|
; 0.339 ; lines_u[11] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.459 ;
|
|
; 0.340 ; idx[2] ; idx[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.460 ;
|
|
; 0.340 ; tx_start ; fstate.F_WAIT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.460 ;
|
|
; 0.342 ; idx[4] ; tx_byte[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.462 ;
|
|
; 0.347 ; idx[4] ; tx_byte[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.467 ;
|
|
; 0.354 ; heartbeat_u ; fstate.F_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.474 ;
|
|
; 0.357 ; req_sync[2] ; req_edge_q ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.477 ;
|
|
; 0.359 ; fstate.F_CONVERT ; conv_step[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.479 ;
|
|
; 0.376 ; fstate.F_LOAD ; tx_start ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.038 ; 0.498 ;
|
|
; 0.395 ; width_u[10] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.516 ;
|
|
; 0.397 ; width_u[15] ; w_rem[15] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.518 ;
|
|
; 0.397 ; width_u[7] ; w_rem[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.517 ;
|
|
; 0.399 ; W3_r[2] ; tx_byte[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.520 ;
|
|
; 0.400 ; idx[3] ; idx[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.520 ;
|
|
; 0.404 ; idx[0] ; idx[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.524 ;
|
|
; 0.427 ; uart_tx:u_uart|state.S_IDLE ; uart_tx:u_uart|busy ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.548 ;
|
|
; 0.438 ; lines_u[6] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.559 ;
|
|
; 0.438 ; width_u[8] ; w_rem[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.558 ;
|
|
; 0.439 ; lines_u[15] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.559 ;
|
|
; 0.439 ; width_u[9] ; w_rem[9] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.559 ;
|
|
; 0.441 ; fstate.F_LOAD ; fstate.F_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.561 ;
|
|
; 0.442 ; idx[1] ; tx_byte[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.562 ;
|
|
; 0.445 ; lines_u[12] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.565 ;
|
|
; 0.447 ; lines_u[9] ; l_rem[9] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.567 ;
|
|
; 0.447 ; lines_u[8] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.567 ;
|
|
; 0.447 ; uart_tx:u_uart|tick[1] ; uart_tx:u_uart|tick[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.567 ;
|
|
; 0.447 ; uart_tx:u_uart|tick[5] ; uart_tx:u_uart|tick[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.567 ;
|
|
; 0.447 ; uart_tx:u_uart|tick[3] ; uart_tx:u_uart|tick[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.567 ;
|
|
; 0.448 ; lines_u[7] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.568 ;
|
|
; 0.448 ; uart_tx:u_uart|tick[7] ; uart_tx:u_uart|tick[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.568 ;
|
|
; 0.451 ; l_rem[0] ; L3_r[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.031 ; 0.566 ;
|
|
; 0.455 ; lines_u[5] ; l_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.576 ;
|
|
; 0.456 ; uart_tx:u_uart|tick[0] ; uart_tx:u_uart|tick[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.576 ;
|
|
; 0.458 ; uart_tx:u_uart|tick[2] ; uart_tx:u_uart|tick[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.578 ;
|
|
; 0.458 ; uart_tx:u_uart|tick[6] ; uart_tx:u_uart|tick[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.578 ;
|
|
; 0.459 ; uart_tx:u_uart|tick[4] ; uart_tx:u_uart|tick[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.579 ;
|
|
; 0.459 ; uart_tx:u_uart|tick[0] ; uart_tx:u_uart|tick[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.579 ;
|
|
; 0.461 ; req_edge_q ; fstate.F_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.581 ;
|
|
; 0.461 ; uart_tx:u_uart|tick[2] ; uart_tx:u_uart|tick[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.581 ;
|
|
; 0.461 ; uart_tx:u_uart|tick[6] ; uart_tx:u_uart|tick[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.581 ;
|
|
; 0.462 ; uart_tx:u_uart|tick[4] ; uart_tx:u_uart|tick[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 0.582 ;
|
|
; 0.464 ; fstate.F_WAIT ; fstate.F_LOAD ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.034 ; 0.582 ;
|
|
; 0.465 ; W3_r[0] ; tx_byte[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 0.586 ;
|
|
+-------+------------------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fast 1200mV 0C Model Hold: 'rx_clk' ;
|
|
+-------+---------------------------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+---------------------------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 0.186 ; de_monitor:u_mon|any_bad_width ; de_monitor:u_mon|any_bad_width ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.307 ;
|
|
; 0.193 ; de_monitor:u_mon|width_o[7] ; width_lat[7] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.314 ;
|
|
; 0.193 ; de_monitor:u_mon|width_o[11] ; width_lat[11] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.314 ;
|
|
; 0.193 ; de_monitor:u_mon|width_o[10] ; width_lat[10] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.314 ;
|
|
; 0.193 ; de_monitor:u_mon|lines_o[1] ; lines_lat[1] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.314 ;
|
|
; 0.193 ; de_monitor:u_mon|lines_o[5] ; lines_lat[5] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.314 ;
|
|
; 0.194 ; de_monitor:u_mon|width_o[13] ; width_lat[13] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.315 ;
|
|
; 0.194 ; de_monitor:u_mon|lines_o[14] ; lines_lat[14] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.314 ;
|
|
; 0.194 ; de_monitor:u_mon|lines_o[6] ; lines_lat[6] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.315 ;
|
|
; 0.194 ; de_monitor:u_mon|lines_o[13] ; lines_lat[13] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.314 ;
|
|
; 0.194 ; de_monitor:u_mon|lines_o[12] ; lines_lat[12] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.314 ;
|
|
; 0.194 ; de_monitor:u_mon|lines_o[11] ; lines_lat[11] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.314 ;
|
|
; 0.194 ; de_monitor:u_mon|lines_o[3] ; lines_lat[3] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.315 ;
|
|
; 0.194 ; de_monitor:u_mon|lines_o[2] ; lines_lat[2] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.315 ;
|
|
; 0.194 ; rst_sync_pix[1] ; rst_sync_pix[2] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.314 ;
|
|
; 0.194 ; rst_sync_pix[0] ; rst_sync_pix[1] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.314 ;
|
|
; 0.195 ; de_monitor:u_mon|width_o[15] ; width_lat[15] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.315 ;
|
|
; 0.195 ; de_monitor:u_mon|width_o[2] ; width_lat[2] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.315 ;
|
|
; 0.195 ; de_monitor:u_mon|width_o[9] ; width_lat[9] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.315 ;
|
|
; 0.195 ; de_monitor:u_mon|width_o[3] ; width_lat[3] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.315 ;
|
|
; 0.195 ; de_monitor:u_mon|width_o[1] ; width_lat[1] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.315 ;
|
|
; 0.195 ; de_monitor:u_mon|lines_o[9] ; lines_lat[9] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.315 ;
|
|
; 0.195 ; de_monitor:u_mon|lines_o[7] ; lines_lat[7] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.315 ;
|
|
; 0.195 ; de_monitor:u_mon|lines_o[8] ; lines_lat[8] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.315 ;
|
|
; 0.196 ; de_monitor:u_mon|width_o[0] ; width_lat[0] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.316 ;
|
|
; 0.196 ; de_monitor:u_mon|lines_o[15] ; lines_lat[15] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.316 ;
|
|
; 0.197 ; de_monitor:u_mon|lines_o[10] ; lines_lat[10] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.317 ;
|
|
; 0.197 ; hb_count[7] ; hb_count[7] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.318 ;
|
|
; 0.265 ; de_monitor:u_mon|lines_o[0] ; lines_lat[0] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.386 ;
|
|
; 0.266 ; de_monitor:u_mon|width_o[6] ; width_lat[6] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.387 ;
|
|
; 0.267 ; de_monitor:u_mon|lines_o[4] ; lines_lat[4] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.388 ;
|
|
; 0.268 ; de_monitor:u_mon|width_o[14] ; width_lat[14] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.388 ;
|
|
; 0.268 ; de_monitor:u_mon|width_o[12] ; width_lat[12] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.389 ;
|
|
; 0.268 ; de_monitor:u_mon|width_o[4] ; width_lat[4] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.389 ;
|
|
; 0.268 ; de_monitor:u_mon|width_o[5] ; width_lat[5] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.389 ;
|
|
; 0.268 ; de_monitor:u_mon|anomaly_o ; anomaly_lat ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.388 ;
|
|
; 0.269 ; de_monitor:u_mon|width_o[8] ; width_lat[8] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.389 ;
|
|
; 0.272 ; de_monitor:u_mon|line_count[4] ; de_monitor:u_mon|lines_o[4] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.392 ;
|
|
; 0.280 ; de_monitor:u_mon|line_width[8] ; de_monitor:u_mon|last_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.038 ; 0.402 ;
|
|
; 0.282 ; de_monitor:u_mon|line_count[5] ; de_monitor:u_mon|lines_o[5] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.402 ;
|
|
; 0.283 ; de_monitor:u_mon|line_count[1] ; de_monitor:u_mon|lines_o[1] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.403 ;
|
|
; 0.284 ; de_monitor:u_mon|line_count[6] ; de_monitor:u_mon|lines_o[6] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.404 ;
|
|
; 0.291 ; de_monitor:u_mon|line_width[9] ; de_monitor:u_mon|last_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.038 ; 0.413 ;
|
|
; 0.292 ; de_monitor:u_mon|line_width[11] ; de_monitor:u_mon|last_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.038 ; 0.414 ;
|
|
; 0.296 ; hb_count[1] ; hb_count[1] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.417 ;
|
|
; 0.303 ; de_monitor:u_mon|line_count[15] ; de_monitor:u_mon|line_count[15] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.424 ;
|
|
; 0.303 ; de_monitor:u_mon|line_width[15] ; de_monitor:u_mon|line_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.424 ;
|
|
; 0.304 ; de_monitor:u_mon|line_width[13] ; de_monitor:u_mon|line_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.425 ;
|
|
; 0.304 ; de_monitor:u_mon|line_width[11] ; de_monitor:u_mon|line_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.425 ;
|
|
; 0.304 ; de_monitor:u_mon|line_width[5] ; de_monitor:u_mon|line_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.425 ;
|
|
; 0.304 ; de_monitor:u_mon|line_width[3] ; de_monitor:u_mon|line_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.425 ;
|
|
; 0.304 ; de_monitor:u_mon|line_width[1] ; de_monitor:u_mon|line_width[1] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.425 ;
|
|
; 0.304 ; de_monitor:u_mon|line_count[13] ; de_monitor:u_mon|line_count[13] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.425 ;
|
|
; 0.304 ; de_monitor:u_mon|line_count[11] ; de_monitor:u_mon|line_count[11] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.425 ;
|
|
; 0.304 ; de_monitor:u_mon|line_count[5] ; de_monitor:u_mon|line_count[5] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.425 ;
|
|
; 0.304 ; de_monitor:u_mon|line_count[3] ; de_monitor:u_mon|line_count[3] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.425 ;
|
|
; 0.304 ; de_monitor:u_mon|line_count[1] ; de_monitor:u_mon|line_count[1] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.425 ;
|
|
; 0.305 ; de_monitor:u_mon|line_width[9] ; de_monitor:u_mon|line_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.426 ;
|
|
; 0.305 ; de_monitor:u_mon|line_width[7] ; de_monitor:u_mon|line_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.426 ;
|
|
; 0.305 ; de_monitor:u_mon|line_width[6] ; de_monitor:u_mon|line_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.426 ;
|
|
; 0.305 ; de_monitor:u_mon|line_count[9] ; de_monitor:u_mon|line_count[9] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.426 ;
|
|
; 0.305 ; de_monitor:u_mon|line_count[7] ; de_monitor:u_mon|line_count[7] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.426 ;
|
|
; 0.305 ; de_monitor:u_mon|line_count[6] ; de_monitor:u_mon|line_count[6] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.426 ;
|
|
; 0.306 ; de_monitor:u_mon|line_width[14] ; de_monitor:u_mon|line_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.427 ;
|
|
; 0.306 ; de_monitor:u_mon|line_width[8] ; de_monitor:u_mon|line_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.427 ;
|
|
; 0.306 ; de_monitor:u_mon|line_width[4] ; de_monitor:u_mon|line_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.427 ;
|
|
; 0.306 ; de_monitor:u_mon|line_width[2] ; de_monitor:u_mon|line_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.427 ;
|
|
; 0.306 ; de_monitor:u_mon|line_count[14] ; de_monitor:u_mon|line_count[14] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.427 ;
|
|
; 0.306 ; de_monitor:u_mon|line_count[8] ; de_monitor:u_mon|line_count[8] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.427 ;
|
|
; 0.306 ; de_monitor:u_mon|line_count[4] ; de_monitor:u_mon|line_count[4] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.427 ;
|
|
; 0.306 ; de_monitor:u_mon|line_count[2] ; de_monitor:u_mon|line_count[2] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.427 ;
|
|
; 0.306 ; hb_count[6] ; hb_count[6] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.427 ;
|
|
; 0.307 ; de_monitor:u_mon|line_width[12] ; de_monitor:u_mon|line_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.428 ;
|
|
; 0.307 ; de_monitor:u_mon|line_width[10] ; de_monitor:u_mon|line_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.428 ;
|
|
; 0.307 ; de_monitor:u_mon|line_count[12] ; de_monitor:u_mon|line_count[12] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.428 ;
|
|
; 0.307 ; de_monitor:u_mon|line_count[10] ; de_monitor:u_mon|line_count[10] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.428 ;
|
|
; 0.315 ; hb_count[0] ; hb_count[0] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.436 ;
|
|
; 0.316 ; de_monitor:u_mon|line_width[0] ; de_monitor:u_mon|line_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.437 ;
|
|
; 0.316 ; de_monitor:u_mon|line_count[0] ; de_monitor:u_mon|line_count[0] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.437 ;
|
|
; 0.338 ; de_monitor:u_mon|line_width[3] ; de_monitor:u_mon|bad_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.459 ;
|
|
; 0.338 ; de_monitor:u_mon|line_width[2] ; de_monitor:u_mon|bad_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.459 ;
|
|
; 0.341 ; de_monitor:u_mon|line_width[10] ; de_monitor:u_mon|bad_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.038 ; 0.463 ;
|
|
; 0.349 ; de_monitor:u_mon|line_count[3] ; de_monitor:u_mon|lines_o[3] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.469 ;
|
|
; 0.349 ; de_monitor:u_mon|line_width[0] ; de_monitor:u_mon|bad_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.470 ;
|
|
; 0.350 ; de_monitor:u_mon|line_count[2] ; de_monitor:u_mon|lines_o[2] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 0.470 ;
|
|
; 0.353 ; de_monitor:u_mon|line_width[2] ; de_monitor:u_mon|last_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.474 ;
|
|
; 0.353 ; de_monitor:u_mon|line_width[4] ; de_monitor:u_mon|bad_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.038 ; 0.475 ;
|
|
; 0.354 ; de_monitor:u_mon|line_width[10] ; de_monitor:u_mon|last_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.038 ; 0.476 ;
|
|
; 0.354 ; de_monitor:u_mon|line_width[3] ; de_monitor:u_mon|last_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.475 ;
|
|
; 0.355 ; de_monitor:u_mon|line_width[5] ; de_monitor:u_mon|last_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.038 ; 0.477 ;
|
|
; 0.360 ; de_monitor:u_mon|line_width[0] ; de_monitor:u_mon|last_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.481 ;
|
|
; 0.368 ; de_monitor:u_mon|line_width[4] ; de_monitor:u_mon|last_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.038 ; 0.490 ;
|
|
; 0.368 ; hb_count[5] ; heartbeat_lat ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.489 ;
|
|
; 0.368 ; hb_count[5] ; hb_count[2] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.489 ;
|
|
; 0.368 ; hb_count[5] ; hb_count[3] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.489 ;
|
|
; 0.368 ; hb_count[5] ; hb_count[4] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.489 ;
|
|
; 0.369 ; hb_count[5] ; hb_count[5] ; rx_clk ; rx_clk ; 0.000 ; 0.037 ; 0.490 ;
|
|
; 0.382 ; de_monitor:u_mon|line_width[8] ; de_monitor:u_mon|bad_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.038 ; 0.504 ;
|
|
; 0.398 ; de_monitor:u_mon|line_width[9] ; de_monitor:u_mon|bad_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.038 ; 0.520 ;
|
|
; 0.399 ; de_monitor:u_mon|line_width[11] ; de_monitor:u_mon|bad_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.038 ; 0.521 ;
|
|
+-------+---------------------------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+----------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fast 1200mV 0C Model Recovery: 'rx_clk' ;
|
|
+--------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+--------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[15] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[14] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[13] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[12] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[11] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[10] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[9] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[8] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[7] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[6] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[5] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[4] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[3] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[2] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[1] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[0] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.194 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|de_q ; rx_clk ; rx_clk ; 13.500 ; -0.035 ; 2.193 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[1] ; rx_clk ; rx_clk ; 13.500 ; -0.035 ; 2.193 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[2] ; rx_clk ; rx_clk ; 13.500 ; -0.035 ; 2.193 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[3] ; rx_clk ; rx_clk ; 13.500 ; -0.035 ; 2.193 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[5] ; rx_clk ; rx_clk ; 13.500 ; -0.035 ; 2.193 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[12] ; rx_clk ; rx_clk ; 13.500 ; -0.035 ; 2.193 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[13] ; rx_clk ; rx_clk ; 13.500 ; -0.035 ; 2.193 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[15] ; rx_clk ; rx_clk ; 13.500 ; -0.035 ; 2.193 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[6] ; rx_clk ; rx_clk ; 13.500 ; -0.035 ; 2.193 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|frame_active ; rx_clk ; rx_clk ; 13.500 ; -0.035 ; 2.193 ;
|
|
; 11.259 ; rst_sync_pix[2] ; de_monitor:u_mon|frame_done ; rx_clk ; rx_clk ; 13.500 ; -0.035 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; lines_lat[6] ; rx_clk ; rx_clk ; 13.500 ; -0.038 ; 2.189 ;
|
|
; 11.260 ; rst_sync_pix[2] ; lines_lat[1] ; rx_clk ; rx_clk ; 13.500 ; -0.038 ; 2.189 ;
|
|
; 11.260 ; rst_sync_pix[2] ; lines_lat[3] ; rx_clk ; rx_clk ; 13.500 ; -0.038 ; 2.189 ;
|
|
; 11.260 ; rst_sync_pix[2] ; lines_lat[4] ; rx_clk ; rx_clk ; 13.500 ; -0.038 ; 2.189 ;
|
|
; 11.260 ; rst_sync_pix[2] ; lines_lat[2] ; rx_clk ; rx_clk ; 13.500 ; -0.038 ; 2.189 ;
|
|
; 11.260 ; rst_sync_pix[2] ; lines_lat[5] ; rx_clk ; rx_clk ; 13.500 ; -0.038 ; 2.189 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[15] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[11] ; rx_clk ; rx_clk ; 13.500 ; -0.033 ; 2.194 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[10] ; rx_clk ; rx_clk ; 13.500 ; -0.033 ; 2.194 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[9] ; rx_clk ; rx_clk ; 13.500 ; -0.033 ; 2.194 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[8] ; rx_clk ; rx_clk ; 13.500 ; -0.033 ; 2.194 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[5] ; rx_clk ; rx_clk ; 13.500 ; -0.033 ; 2.194 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[4] ; rx_clk ; rx_clk ; 13.500 ; -0.033 ; 2.194 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[3] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[2] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[1] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[0] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[14] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[13] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[12] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[11] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[10] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[9] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[8] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[7] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[6] ; rx_clk ; rx_clk ; 13.500 ; -0.038 ; 2.189 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[6] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[5] ; rx_clk ; rx_clk ; 13.500 ; -0.038 ; 2.189 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[5] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[4] ; rx_clk ; rx_clk ; 13.500 ; -0.038 ; 2.189 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[4] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[3] ; rx_clk ; rx_clk ; 13.500 ; -0.038 ; 2.189 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[3] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[2] ; rx_clk ; rx_clk ; 13.500 ; -0.038 ; 2.189 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[2] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[1] ; rx_clk ; rx_clk ; 13.500 ; -0.038 ; 2.189 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[1] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[0] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.190 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[0] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[4] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[7] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[8] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[9] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[10] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[11] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[14] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|any_bad_width ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[5] ; rx_clk ; rx_clk ; 13.500 ; -0.033 ; 2.194 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[1] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[4] ; rx_clk ; rx_clk ; 13.500 ; -0.033 ; 2.194 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[3] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[10] ; rx_clk ; rx_clk ; 13.500 ; -0.033 ; 2.194 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[11] ; rx_clk ; rx_clk ; 13.500 ; -0.033 ; 2.194 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[9] ; rx_clk ; rx_clk ; 13.500 ; -0.033 ; 2.194 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[8] ; rx_clk ; rx_clk ; 13.500 ; -0.033 ; 2.194 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[2] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.260 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[0] ; rx_clk ; rx_clk ; 13.500 ; -0.034 ; 2.193 ;
|
|
; 11.261 ; rst_sync_pix[2] ; lines_lat[0] ; rx_clk ; rx_clk ; 13.500 ; -0.043 ; 2.183 ;
|
|
; 11.261 ; rst_sync_pix[2] ; width_lat[6] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.189 ;
|
|
; 11.261 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[6] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.189 ;
|
|
; 11.261 ; rst_sync_pix[2] ; width_lat[7] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.189 ;
|
|
; 11.261 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.189 ;
|
|
; 11.261 ; rst_sync_pix[2] ; width_lat[11] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.189 ;
|
|
; 11.261 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.189 ;
|
|
; 11.261 ; rst_sync_pix[2] ; width_lat[13] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.189 ;
|
|
; 11.261 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.189 ;
|
|
; 11.261 ; rst_sync_pix[2] ; width_lat[12] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.189 ;
|
|
; 11.261 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.189 ;
|
|
; 11.261 ; rst_sync_pix[2] ; width_lat[10] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.189 ;
|
|
; 11.261 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.189 ;
|
|
; 11.261 ; rst_sync_pix[2] ; width_lat[4] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.189 ;
|
|
; 11.261 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[4] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.189 ;
|
|
; 11.261 ; rst_sync_pix[2] ; width_lat[5] ; rx_clk ; rx_clk ; 13.500 ; -0.037 ; 2.189 ;
|
|
+--------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fast 1200mV 0C Model Recovery: 'clk_50mhz' ;
|
|
+--------+------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+--------+------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 18.082 ; rst_sync_uart[2] ; req_sync[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.036 ; 1.869 ;
|
|
; 18.274 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D1 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.675 ;
|
|
; 18.274 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D2 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.675 ;
|
|
; 18.274 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D3 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.675 ;
|
|
; 18.274 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D4 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.675 ;
|
|
; 18.274 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D5 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.675 ;
|
|
; 18.274 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D6 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.675 ;
|
|
; 18.274 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D7 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.675 ;
|
|
; 18.274 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_STOP ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.675 ;
|
|
; 18.274 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.675 ;
|
|
; 18.274 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.675 ;
|
|
; 18.274 ; rst_sync_uart[2] ; L1_r[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.032 ; 1.681 ;
|
|
; 18.274 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.675 ;
|
|
; 18.274 ; rst_sync_uart[2] ; L1_r[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.032 ; 1.681 ;
|
|
; 18.274 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.675 ;
|
|
; 18.274 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.675 ;
|
|
; 18.274 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.675 ;
|
|
; 18.274 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.675 ;
|
|
; 18.275 ; rst_sync_uart[2] ; tx_byte[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 1.669 ;
|
|
; 18.275 ; rst_sync_uart[2] ; tx_byte[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 1.669 ;
|
|
; 18.275 ; rst_sync_uart[2] ; tx_byte[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 1.669 ;
|
|
; 18.275 ; rst_sync_uart[2] ; tx_byte[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 1.669 ;
|
|
; 18.275 ; rst_sync_uart[2] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.041 ; 1.671 ;
|
|
; 18.275 ; rst_sync_uart[2] ; w_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.041 ; 1.671 ;
|
|
; 18.275 ; rst_sync_uart[2] ; w_rem[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.041 ; 1.671 ;
|
|
; 18.275 ; rst_sync_uart[2] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.040 ; 1.672 ;
|
|
; 18.275 ; rst_sync_uart[2] ; W0_r[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.040 ; 1.672 ;
|
|
; 18.275 ; rst_sync_uart[2] ; W0_r[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.040 ; 1.672 ;
|
|
; 18.275 ; rst_sync_uart[2] ; W2_r[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.050 ; 1.662 ;
|
|
; 18.275 ; rst_sync_uart[2] ; W2_r[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.050 ; 1.662 ;
|
|
; 18.275 ; rst_sync_uart[2] ; W3_r[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 1.669 ;
|
|
; 18.275 ; rst_sync_uart[2] ; req_sync[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.051 ; 1.661 ;
|
|
; 18.275 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.674 ;
|
|
; 18.275 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.674 ;
|
|
; 18.275 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.674 ;
|
|
; 18.275 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.674 ;
|
|
; 18.275 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.674 ;
|
|
; 18.275 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.674 ;
|
|
; 18.275 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.674 ;
|
|
; 18.275 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.674 ;
|
|
; 18.275 ; rst_sync_uart[2] ; uart_tx:u_uart|busy ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.674 ;
|
|
; 18.275 ; rst_sync_uart[2] ; req_sync[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.051 ; 1.661 ;
|
|
; 18.275 ; rst_sync_uart[2] ; heartbeat_u ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.051 ; 1.661 ;
|
|
; 18.275 ; rst_sync_uart[2] ; req_edge_q ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.051 ; 1.661 ;
|
|
; 18.275 ; rst_sync_uart[2] ; anomaly_u ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.051 ; 1.661 ;
|
|
; 18.275 ; rst_sync_uart[2] ; fstate.F_IDLE ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.051 ; 1.661 ;
|
|
; 18.275 ; rst_sync_uart[2] ; msg_len[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 1.667 ;
|
|
; 18.275 ; rst_sync_uart[2] ; msg_len[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 1.667 ;
|
|
; 18.275 ; rst_sync_uart[2] ; is_err_msg ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 1.667 ;
|
|
; 18.275 ; rst_sync_uart[2] ; fstate.F_LOAD ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.051 ; 1.661 ;
|
|
; 18.275 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_START ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.674 ;
|
|
; 18.275 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D0 ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.674 ;
|
|
; 18.275 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_IDLE ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.674 ;
|
|
; 18.275 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.038 ; 1.674 ;
|
|
; 18.275 ; rst_sync_uart[2] ; lines_u[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 1.669 ;
|
|
; 18.275 ; rst_sync_uart[2] ; lines_u[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 1.669 ;
|
|
; 18.275 ; rst_sync_uart[2] ; lines_u[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 1.669 ;
|
|
; 18.275 ; rst_sync_uart[2] ; lines_u[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 1.667 ;
|
|
; 18.275 ; rst_sync_uart[2] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 1.667 ;
|
|
; 18.275 ; rst_sync_uart[2] ; lines_u[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 1.667 ;
|
|
; 18.275 ; rst_sync_uart[2] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 1.667 ;
|
|
; 18.275 ; rst_sync_uart[2] ; lines_u[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 1.667 ;
|
|
; 18.275 ; rst_sync_uart[2] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 1.667 ;
|
|
; 18.275 ; rst_sync_uart[2] ; lines_u[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 1.667 ;
|
|
; 18.275 ; rst_sync_uart[2] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 1.667 ;
|
|
; 18.275 ; rst_sync_uart[2] ; lines_u[13] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.047 ; 1.665 ;
|
|
; 18.275 ; rst_sync_uart[2] ; l_rem[13] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.047 ; 1.665 ;
|
|
; 18.275 ; rst_sync_uart[2] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 1.669 ;
|
|
; 18.275 ; rst_sync_uart[2] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 1.669 ;
|
|
; 18.275 ; rst_sync_uart[2] ; lines_u[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.047 ; 1.665 ;
|
|
; 18.275 ; rst_sync_uart[2] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.047 ; 1.665 ;
|
|
; 18.275 ; rst_sync_uart[2] ; lines_u[14] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.047 ; 1.665 ;
|
|
; 18.275 ; rst_sync_uart[2] ; l_rem[14] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.047 ; 1.665 ;
|
|
; 18.275 ; rst_sync_uart[2] ; l_rem[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 1.669 ;
|
|
; 18.275 ; rst_sync_uart[2] ; width_u[5] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.041 ; 1.671 ;
|
|
; 18.275 ; rst_sync_uart[2] ; width_u[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.041 ; 1.671 ;
|
|
; 18.275 ; rst_sync_uart[2] ; width_u[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.033 ; 1.679 ;
|
|
; 18.275 ; rst_sync_uart[2] ; width_u[13] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.032 ; 1.680 ;
|
|
; 18.275 ; rst_sync_uart[2] ; width_u[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.032 ; 1.680 ;
|
|
; 18.275 ; rst_sync_uart[2] ; width_u[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.040 ; 1.672 ;
|
|
; 18.275 ; rst_sync_uart[2] ; tx_byte[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 1.669 ;
|
|
; 18.275 ; rst_sync_uart[2] ; L0_r[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.042 ; 1.670 ;
|
|
; 18.275 ; rst_sync_uart[2] ; L3_r[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.050 ; 1.662 ;
|
|
; 18.275 ; rst_sync_uart[2] ; L2_r[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.050 ; 1.662 ;
|
|
; 18.275 ; rst_sync_uart[2] ; W3_r[1] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 1.669 ;
|
|
; 18.275 ; rst_sync_uart[2] ; L2_r[2] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.050 ; 1.662 ;
|
|
; 18.275 ; rst_sync_uart[2] ; width_u[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 1.667 ;
|
|
; 18.275 ; rst_sync_uart[2] ; w_rem[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 1.667 ;
|
|
; 18.275 ; rst_sync_uart[2] ; W3_r[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 1.669 ;
|
|
; 18.275 ; rst_sync_uart[2] ; L2_r[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.050 ; 1.662 ;
|
|
; 18.275 ; rst_sync_uart[2] ; lines_u[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 1.667 ;
|
|
; 18.275 ; rst_sync_uart[2] ; l_rem[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.045 ; 1.667 ;
|
|
; 18.275 ; rst_sync_uart[2] ; L3_r[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.050 ; 1.662 ;
|
|
; 18.275 ; rst_sync_uart[2] ; L1_r[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.033 ; 1.679 ;
|
|
; 18.275 ; rst_sync_uart[2] ; L0_r[0] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.042 ; 1.670 ;
|
|
; 18.275 ; rst_sync_uart[2] ; W3_r[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.043 ; 1.669 ;
|
|
; 18.275 ; rst_sync_uart[2] ; L0_r[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.042 ; 1.670 ;
|
|
; 18.275 ; rst_sync_uart[2] ; L1_r[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.042 ; 1.670 ;
|
|
; 18.275 ; rst_sync_uart[2] ; L3_r[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.050 ; 1.662 ;
|
|
; 18.275 ; rst_sync_uart[2] ; L2_r[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.050 ; 1.662 ;
|
|
+--------+------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fast 1200mV 0C Model Removal: 'clk_50mhz' ;
|
|
+-------+------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 1.361 ; rst_sync_uart[2] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.042 ; 1.487 ;
|
|
; 1.361 ; rst_sync_uart[2] ; W0_r[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.042 ; 1.487 ;
|
|
; 1.361 ; rst_sync_uart[2] ; W0_r[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.042 ; 1.487 ;
|
|
; 1.361 ; rst_sync_uart[2] ; uart_tx:u_uart|busy ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.489 ;
|
|
; 1.361 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_START ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.489 ;
|
|
; 1.361 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D0 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.489 ;
|
|
; 1.361 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_IDLE ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.489 ;
|
|
; 1.361 ; rst_sync_uart[2] ; lines_u[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.484 ;
|
|
; 1.361 ; rst_sync_uart[2] ; lines_u[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.484 ;
|
|
; 1.361 ; rst_sync_uart[2] ; lines_u[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.484 ;
|
|
; 1.361 ; rst_sync_uart[2] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.484 ;
|
|
; 1.361 ; rst_sync_uart[2] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.484 ;
|
|
; 1.361 ; rst_sync_uart[2] ; l_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.484 ;
|
|
; 1.361 ; rst_sync_uart[2] ; width_u[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.049 ; 1.494 ;
|
|
; 1.361 ; rst_sync_uart[2] ; width_u[13] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.050 ; 1.495 ;
|
|
; 1.361 ; rst_sync_uart[2] ; width_u[11] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.050 ; 1.495 ;
|
|
; 1.361 ; rst_sync_uart[2] ; width_u[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.042 ; 1.487 ;
|
|
; 1.361 ; rst_sync_uart[2] ; L0_r[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.040 ; 1.485 ;
|
|
; 1.361 ; rst_sync_uart[2] ; L1_r[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.049 ; 1.494 ;
|
|
; 1.361 ; rst_sync_uart[2] ; L0_r[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.040 ; 1.485 ;
|
|
; 1.361 ; rst_sync_uart[2] ; L0_r[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.040 ; 1.485 ;
|
|
; 1.361 ; rst_sync_uart[2] ; L1_r[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.040 ; 1.485 ;
|
|
; 1.361 ; rst_sync_uart[2] ; uart_tx:u_uart|tx ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.489 ;
|
|
; 1.362 ; rst_sync_uart[2] ; tx_byte[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.485 ;
|
|
; 1.362 ; rst_sync_uart[2] ; tx_byte[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.485 ;
|
|
; 1.362 ; rst_sync_uart[2] ; tx_byte[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.485 ;
|
|
; 1.362 ; rst_sync_uart[2] ; tx_byte[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.485 ;
|
|
; 1.362 ; rst_sync_uart[2] ; W0_r[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.030 ; 1.476 ;
|
|
; 1.362 ; rst_sync_uart[2] ; W0_r[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.030 ; 1.476 ;
|
|
; 1.362 ; rst_sync_uart[2] ; w_rem[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.041 ; 1.487 ;
|
|
; 1.362 ; rst_sync_uart[2] ; w_rem[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.048 ; 1.494 ;
|
|
; 1.362 ; rst_sync_uart[2] ; w_rem[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.041 ; 1.487 ;
|
|
; 1.362 ; rst_sync_uart[2] ; w_rem[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.041 ; 1.487 ;
|
|
; 1.362 ; rst_sync_uart[2] ; W3_r[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.485 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.043 ; 1.489 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.043 ; 1.489 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.043 ; 1.489 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.043 ; 1.489 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.043 ; 1.489 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.043 ; 1.489 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.043 ; 1.489 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.043 ; 1.489 ;
|
|
; 1.362 ; rst_sync_uart[2] ; fstate.F_WAIT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.032 ; 1.478 ;
|
|
; 1.362 ; rst_sync_uart[2] ; conv_step[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.032 ; 1.478 ;
|
|
; 1.362 ; rst_sync_uart[2] ; conv_step[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.032 ; 1.478 ;
|
|
; 1.362 ; rst_sync_uart[2] ; fstate.F_CONVERT ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.032 ; 1.478 ;
|
|
; 1.362 ; rst_sync_uart[2] ; msg_len[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 1.483 ;
|
|
; 1.362 ; rst_sync_uart[2] ; msg_len[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 1.483 ;
|
|
; 1.362 ; rst_sync_uart[2] ; idx[0] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.485 ;
|
|
; 1.362 ; rst_sync_uart[2] ; idx[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.485 ;
|
|
; 1.362 ; rst_sync_uart[2] ; idx[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.485 ;
|
|
; 1.362 ; rst_sync_uart[2] ; idx[3] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.485 ;
|
|
; 1.362 ; rst_sync_uart[2] ; is_err_msg ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.037 ; 1.483 ;
|
|
; 1.362 ; rst_sync_uart[2] ; idx[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.485 ;
|
|
; 1.362 ; rst_sync_uart[2] ; idx[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.485 ;
|
|
; 1.362 ; rst_sync_uart[2] ; tx_start ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.032 ; 1.478 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D1 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.490 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D2 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.490 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D3 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.490 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D4 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.490 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D5 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.490 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D6 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.490 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_D7 ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.490 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|state.S_STOP ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.490 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|tick[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.043 ; 1.489 ;
|
|
; 1.362 ; rst_sync_uart[2] ; lines_u[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.028 ; 1.474 ;
|
|
; 1.362 ; rst_sync_uart[2] ; lines_u[11] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 1.482 ;
|
|
; 1.362 ; rst_sync_uart[2] ; lines_u[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.048 ; 1.494 ;
|
|
; 1.362 ; rst_sync_uart[2] ; l_rem[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.048 ; 1.494 ;
|
|
; 1.362 ; rst_sync_uart[2] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 1.482 ;
|
|
; 1.362 ; rst_sync_uart[2] ; lines_u[10] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 1.482 ;
|
|
; 1.362 ; rst_sync_uart[2] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 1.482 ;
|
|
; 1.362 ; rst_sync_uart[2] ; lines_u[12] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 1.482 ;
|
|
; 1.362 ; rst_sync_uart[2] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 1.482 ;
|
|
; 1.362 ; rst_sync_uart[2] ; lines_u[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 1.482 ;
|
|
; 1.362 ; rst_sync_uart[2] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.036 ; 1.482 ;
|
|
; 1.362 ; rst_sync_uart[2] ; lines_u[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.030 ; 1.476 ;
|
|
; 1.362 ; rst_sync_uart[2] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.030 ; 1.476 ;
|
|
; 1.362 ; rst_sync_uart[2] ; lines_u[13] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.035 ; 1.481 ;
|
|
; 1.362 ; rst_sync_uart[2] ; l_rem[13] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.035 ; 1.481 ;
|
|
; 1.362 ; rst_sync_uart[2] ; lines_u[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.035 ; 1.481 ;
|
|
; 1.362 ; rst_sync_uart[2] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.035 ; 1.481 ;
|
|
; 1.362 ; rst_sync_uart[2] ; lines_u[15] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.030 ; 1.476 ;
|
|
; 1.362 ; rst_sync_uart[2] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.030 ; 1.476 ;
|
|
; 1.362 ; rst_sync_uart[2] ; lines_u[9] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.030 ; 1.476 ;
|
|
; 1.362 ; rst_sync_uart[2] ; l_rem[9] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.030 ; 1.476 ;
|
|
; 1.362 ; rst_sync_uart[2] ; lines_u[14] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.035 ; 1.481 ;
|
|
; 1.362 ; rst_sync_uart[2] ; l_rem[14] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.035 ; 1.481 ;
|
|
; 1.362 ; rst_sync_uart[2] ; l_rem[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.028 ; 1.474 ;
|
|
; 1.362 ; rst_sync_uart[2] ; width_u[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.041 ; 1.487 ;
|
|
; 1.362 ; rst_sync_uart[2] ; width_u[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.048 ; 1.494 ;
|
|
; 1.362 ; rst_sync_uart[2] ; width_u[4] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.041 ; 1.487 ;
|
|
; 1.362 ; rst_sync_uart[2] ; tx_byte[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.485 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[6] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.490 ;
|
|
; 1.362 ; rst_sync_uart[2] ; tx_byte[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.485 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[5] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.490 ;
|
|
; 1.362 ; rst_sync_uart[2] ; L1_r[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.050 ; 1.496 ;
|
|
; 1.362 ; rst_sync_uart[2] ; W3_r[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.039 ; 1.485 ;
|
|
; 1.362 ; rst_sync_uart[2] ; uart_tx:u_uart|shift[1] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.044 ; 1.490 ;
|
|
; 1.362 ; rst_sync_uart[2] ; L1_r[2] ; clk_50mhz ; clk_50mhz ; 0.000 ; 0.050 ; 1.496 ;
|
|
+-------+------------------+------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fast 1200mV 0C Model Removal: 'rx_clk' ;
|
|
+-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 1.805 ; rst_sync_pix[2] ; width_lat[6] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[6] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; width_lat[7] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[7] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; width_lat[11] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[11] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; width_lat[13] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[13] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; width_lat[12] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[12] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; width_lat[10] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[10] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; width_lat[4] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[4] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; width_lat[5] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[5] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[0] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[4] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[7] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[8] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[9] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[10] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[11] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[14] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|any_bad_width ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ;
|
|
; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; lines_lat[0] ; rx_clk ; rx_clk ; 0.000 ; 0.030 ; 1.920 ;
|
|
; 1.806 ; rst_sync_pix[2] ; width_lat[0] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[0] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; width_lat[14] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[14] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; width_lat[15] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[15] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; width_lat[2] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[2] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; width_lat[8] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[8] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; width_lat[9] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[9] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; width_lat[3] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[3] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; width_lat[1] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[1] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; lines_lat[14] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ;
|
|
; 1.806 ; rst_sync_pix[2] ; lines_lat[6] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; lines_lat[13] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ;
|
|
; 1.806 ; rst_sync_pix[2] ; lines_lat[12] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ;
|
|
; 1.806 ; rst_sync_pix[2] ; lines_lat[1] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; lines_lat[11] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ;
|
|
; 1.806 ; rst_sync_pix[2] ; lines_lat[3] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; lines_lat[4] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; lines_lat[2] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; lines_lat[5] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[15] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.926 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[1] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[1] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[14] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.926 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[13] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.926 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[12] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.926 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[11] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.926 ;
|
|
; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[10] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.926 ;
|
|
+-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
----------------------------------------------
|
|
; Fast 1200mV 0C Model Metastability Summary ;
|
|
----------------------------------------------
|
|
The design MTBF is not calculated because there are no specified synchronizers in the design.
|
|
Number of Synchronizer Chains Found: 46
|
|
Shortest Synchronizer Chain: 2 Registers
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|
Fraction of Chains for which MTBFs Could Not be Calculated: 1.000
|
|
Worst Case Available Settling Time: 13.010 ns
|
|
|
|
|
|
|
|
|
|
+-----------------------------------------------------------------------------+
|
|
; Multicorner Timing Analysis Summary ;
|
|
+------------------+-------+-------+----------+---------+---------------------+
|
|
; Clock ; Setup ; Hold ; Recovery ; Removal ; Minimum Pulse Width ;
|
|
+------------------+-------+-------+----------+---------+---------------------+
|
|
; Worst-case Slack ; 4.242 ; 0.186 ; 8.730 ; 1.361 ; 6.002 ;
|
|
; clk_50mhz ; 4.242 ; 0.186 ; 15.869 ; 1.361 ; 9.262 ;
|
|
; rx_clk ; 7.059 ; 0.186 ; 8.730 ; 1.805 ; 6.002 ;
|
|
; Design-wide TNS ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; 0.0 ;
|
|
; clk_50mhz ; 0.000 ; 0.000 ; 0.000 ; 0.000 ; 0.000 ;
|
|
; rx_clk ; 0.000 ; 0.000 ; 0.000 ; 0.000 ; 0.000 ;
|
|
+------------------+-------+-------+----------+---------+---------------------+
|
|
|
|
|
|
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Board Trace Model Assignments ;
|
|
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
|
|
; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ;
|
|
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
|
|
; uart_tx_pin ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ;
|
|
+---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+
|
|
|
|
|
|
+----------------------------------------------------------------------------+
|
|
; Input Transition Times ;
|
|
+-------------------------+--------------+-----------------+-----------------+
|
|
; Pin ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ;
|
|
+-------------------------+--------------+-----------------+-----------------+
|
|
; vsync ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; hsync ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; clk_50mhz ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; rst_n_pin ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; rx_clk ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; de ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; ~ALTERA_ASDO_DATA1~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; ~ALTERA_FLASH_nCE_nCSO~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
; ~ALTERA_DATA0~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ;
|
|
+-------------------------+--------------+-----------------+-----------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Signal Integrity Metrics (Slow 1200mv 0c Model) ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
; uart_tx_pin ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 6.38e-09 V ; 3.12 V ; -0.0818 V ; 0.205 V ; 0.244 V ; 8.86e-10 s ; 6.56e-10 s ; No ; No ; 3.08 V ; 6.38e-09 V ; 3.12 V ; -0.0818 V ; 0.205 V ; 0.244 V ; 8.86e-10 s ; 6.56e-10 s ; No ; No ;
|
|
; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 3.51e-09 V ; 3.18 V ; -0.157 V ; 0.147 V ; 0.259 V ; 2.81e-10 s ; 2.53e-10 s ; Yes ; Yes ; 3.08 V ; 3.51e-09 V ; 3.18 V ; -0.157 V ; 0.147 V ; 0.259 V ; 2.81e-10 s ; 2.53e-10 s ; Yes ; Yes ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
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|
|
|
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Signal Integrity Metrics (Slow 1200mv 85c Model) ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
; uart_tx_pin ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.04e-07 V ; 3.11 V ; -0.0469 V ; 0.191 V ; 0.215 V ; 1.08e-09 s ; 8.62e-10 s ; Yes ; No ; 3.08 V ; 5.04e-07 V ; 3.11 V ; -0.0469 V ; 0.191 V ; 0.215 V ; 1.08e-09 s ; 8.62e-10 s ; Yes ; No ;
|
|
; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 2.6e-07 V ; 3.13 V ; -0.103 V ; 0.164 V ; 0.134 V ; 3.14e-10 s ; 4.05e-10 s ; Yes ; No ; 3.08 V ; 2.6e-07 V ; 3.13 V ; -0.103 V ; 0.164 V ; 0.134 V ; 3.14e-10 s ; 4.05e-10 s ; Yes ; No ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Signal Integrity Metrics (Fast 1200mv 0c Model) ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
; uart_tx_pin ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.25e-07 V ; 3.57 V ; -0.0855 V ; 0.315 V ; 0.175 V ; 6.79e-10 s ; 6.15e-10 s ; No ; No ; 3.46 V ; 1.25e-07 V ; 3.57 V ; -0.0855 V ; 0.315 V ; 0.175 V ; 6.79e-10 s ; 6.15e-10 s ; No ; No ;
|
|
; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 6.54e-08 V ; 3.66 V ; -0.26 V ; 0.41 V ; 0.32 V ; 1.57e-10 s ; 2.15e-10 s ; No ; Yes ; 3.46 V ; 6.54e-08 V ; 3.66 V ; -0.26 V ; 0.41 V ; 0.32 V ; 1.57e-10 s ; 2.15e-10 s ; No ; Yes ;
|
|
+---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+
|
|
|
|
|
|
+----------------------------------------------------------------------+
|
|
; Setup Transfers ;
|
|
+------------+-----------+------------+----------+----------+----------+
|
|
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
|
|
+------------+-----------+------------+----------+----------+----------+
|
|
; clk_50mhz ; clk_50mhz ; 29227 ; 0 ; 0 ; 0 ;
|
|
; rx_clk ; clk_50mhz ; false path ; 0 ; 0 ; 0 ;
|
|
; rx_clk ; rx_clk ; 3018 ; 0 ; 0 ; 0 ;
|
|
+------------+-----------+------------+----------+----------+----------+
|
|
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
|
|
|
|
|
|
+----------------------------------------------------------------------+
|
|
; Hold Transfers ;
|
|
+------------+-----------+------------+----------+----------+----------+
|
|
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
|
|
+------------+-----------+------------+----------+----------+----------+
|
|
; clk_50mhz ; clk_50mhz ; 29227 ; 0 ; 0 ; 0 ;
|
|
; rx_clk ; clk_50mhz ; false path ; 0 ; 0 ; 0 ;
|
|
; rx_clk ; rx_clk ; 3018 ; 0 ; 0 ; 0 ;
|
|
+------------+-----------+------------+----------+----------+----------+
|
|
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
|
|
|
|
|
|
+--------------------------------------------------------------------+
|
|
; Recovery Transfers ;
|
|
+------------+-----------+----------+----------+----------+----------+
|
|
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
|
|
+------------+-----------+----------+----------+----------+----------+
|
|
; clk_50mhz ; clk_50mhz ; 154 ; 0 ; 0 ; 0 ;
|
|
; rx_clk ; rx_clk ; 159 ; 0 ; 0 ; 0 ;
|
|
+------------+-----------+----------+----------+----------+----------+
|
|
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
|
|
|
|
|
|
+--------------------------------------------------------------------+
|
|
; Removal Transfers ;
|
|
+------------+-----------+----------+----------+----------+----------+
|
|
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
|
|
+------------+-----------+----------+----------+----------+----------+
|
|
; clk_50mhz ; clk_50mhz ; 154 ; 0 ; 0 ; 0 ;
|
|
; rx_clk ; rx_clk ; 159 ; 0 ; 0 ; 0 ;
|
|
+------------+-----------+----------+----------+----------+----------+
|
|
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
|
|
|
|
|
|
---------------
|
|
; Report TCCS ;
|
|
---------------
|
|
No dedicated SERDES Transmitter circuitry present in device or used in design
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|
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|
---------------
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; Report RSKM ;
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|
---------------
|
|
No non-DPA dedicated SERDES Receiver circuitry present in device or used in design
|
|
|
|
|
|
+------------------------------------------------+
|
|
; Unconstrained Paths Summary ;
|
|
+---------------------------------+-------+------+
|
|
; Property ; Setup ; Hold ;
|
|
+---------------------------------+-------+------+
|
|
; Illegal Clocks ; 0 ; 0 ;
|
|
; Unconstrained Clocks ; 0 ; 0 ;
|
|
; Unconstrained Input Ports ; 0 ; 0 ;
|
|
; Unconstrained Input Port Paths ; 0 ; 0 ;
|
|
; Unconstrained Output Ports ; 0 ; 0 ;
|
|
; Unconstrained Output Port Paths ; 0 ; 0 ;
|
|
+---------------------------------+-------+------+
|
|
|
|
|
|
+--------------------------------------------+
|
|
; Clock Status Summary ;
|
|
+-----------+-----------+------+-------------+
|
|
; Target ; Clock ; Type ; Status ;
|
|
+-----------+-----------+------+-------------+
|
|
; clk_50mhz ; clk_50mhz ; Base ; Constrained ;
|
|
; rx_clk ; rx_clk ; Base ; Constrained ;
|
|
+-----------+-----------+------+-------------+
|
|
|
|
|
|
+--------------------------+
|
|
; Timing Analyzer Messages ;
|
|
+--------------------------+
|
|
Info: *******************************************************************
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Info: Running Quartus Prime Timing Analyzer
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Info: Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition
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Info: Processing started: Wed Jun 10 09:07:10 2026
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|
Info: Command: quartus_sta lvds_monitor -c lvds_monitor
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Info: qsta_default_script.tcl version: #1
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Info (20030): Parallel compilation is enabled and will use 14 of the 14 processors detected
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Info (21076): High junction temperature operating condition is not set. Assuming a default value of '85'.
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|
Info (21076): Low junction temperature operating condition is not set. Assuming a default value of '0'.
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Info (332104): Reading SDC File: 'lvds_monitor.sdc'
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|
Info (332151): Clock uncertainty is not calculated until you update the timing netlist.
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Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties.
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Info: Found TIMING_ANALYZER_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
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|
Info: Analyzing Slow 1200mV 85C Model
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|
Info (332146): Worst-case setup slack is 4.242
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 4.242 0.000 clk_50mhz
|
|
Info (332119): 7.059 0.000 rx_clk
|
|
Info (332146): Worst-case hold slack is 0.452
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 0.452 0.000 clk_50mhz
|
|
Info (332119): 0.452 0.000 rx_clk
|
|
Info (332146): Worst-case recovery slack is 8.730
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 8.730 0.000 rx_clk
|
|
Info (332119): 15.869 0.000 clk_50mhz
|
|
Info (332146): Worst-case removal slack is 3.067
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 3.067 0.000 clk_50mhz
|
|
Info (332119): 4.061 0.000 rx_clk
|
|
Info (332146): Worst-case minimum pulse width slack is 6.480
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 6.480 0.000 rx_clk
|
|
Info (332119): 9.735 0.000 clk_50mhz
|
|
Info (332114): Report Metastability: Found 46 synchronizer chains.
|
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Info (332114): The design MTBF is not calculated because there are no specified synchronizers in the design.
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Info (332114): Number of Synchronizer Chains Found: 46
|
|
Info (332114): Shortest Synchronizer Chain: 2 Registers
|
|
Info (332114): Fraction of Chains for which MTBFs Could Not be Calculated: 1.000
|
|
Info (332114): Worst Case Available Settling Time: 12.327 ns
|
|
Info (332114):
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Info: Analyzing Slow 1200mV 0C Model
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|
Info (334003): Started post-fitting delay annotation
|
|
Info (334004): Delay annotation completed successfully
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|
Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties.
|
|
Info (332146): Worst-case setup slack is 5.201
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 5.201 0.000 clk_50mhz
|
|
Info (332119): 7.569 0.000 rx_clk
|
|
Info (332146): Worst-case hold slack is 0.401
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 0.401 0.000 clk_50mhz
|
|
Info (332119): 0.401 0.000 rx_clk
|
|
Info (332146): Worst-case recovery slack is 9.063
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 9.063 0.000 rx_clk
|
|
Info (332119): 16.187 0.000 clk_50mhz
|
|
Info (332146): Worst-case removal slack is 2.755
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 2.755 0.000 clk_50mhz
|
|
Info (332119): 3.637 0.000 rx_clk
|
|
Info (332146): Worst-case minimum pulse width slack is 6.498
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 6.498 0.000 rx_clk
|
|
Info (332119): 9.750 0.000 clk_50mhz
|
|
Info (332114): Report Metastability: Found 46 synchronizer chains.
|
|
Info (332114): The design MTBF is not calculated because there are no specified synchronizers in the design.
|
|
Info (332114): Number of Synchronizer Chains Found: 46
|
|
Info (332114): Shortest Synchronizer Chain: 2 Registers
|
|
Info (332114): Fraction of Chains for which MTBFs Could Not be Calculated: 1.000
|
|
Info (332114): Worst Case Available Settling Time: 12.424 ns
|
|
Info (332114):
|
|
Info: Analyzing Fast 1200mV 0C Model
|
|
Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties.
|
|
Info (332146): Worst-case setup slack is 10.706
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 10.706 0.000 rx_clk
|
|
Info (332119): 13.064 0.000 clk_50mhz
|
|
Info (332146): Worst-case hold slack is 0.186
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 0.186 0.000 clk_50mhz
|
|
Info (332119): 0.186 0.000 rx_clk
|
|
Info (332146): Worst-case recovery slack is 11.259
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 11.259 0.000 rx_clk
|
|
Info (332119): 18.082 0.000 clk_50mhz
|
|
Info (332146): Worst-case removal slack is 1.361
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 1.361 0.000 clk_50mhz
|
|
Info (332119): 1.805 0.000 rx_clk
|
|
Info (332146): Worst-case minimum pulse width slack is 6.002
|
|
Info (332119): Slack End Point TNS Clock
|
|
Info (332119): ========= =================== =====================
|
|
Info (332119): 6.002 0.000 rx_clk
|
|
Info (332119): 9.262 0.000 clk_50mhz
|
|
Info (332114): Report Metastability: Found 46 synchronizer chains.
|
|
Info (332114): The design MTBF is not calculated because there are no specified synchronizers in the design.
|
|
Info (332114): Number of Synchronizer Chains Found: 46
|
|
Info (332114): Shortest Synchronizer Chain: 2 Registers
|
|
Info (332114): Fraction of Chains for which MTBFs Could Not be Calculated: 1.000
|
|
Info (332114): Worst Case Available Settling Time: 13.010 ns
|
|
Info (332114):
|
|
Info (332101): Design is fully constrained for setup requirements
|
|
Info (332101): Design is fully constrained for hold requirements
|
|
Info: Quartus Prime Timing Analyzer was successful. 0 errors, 0 warnings
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Info: Peak virtual memory: 4946 megabytes
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Info: Processing ended: Wed Jun 10 09:07:11 2026
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Info: Elapsed time: 00:00:01
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Info: Total CPU time (on all processors): 00:00:02
|
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