Timing Analyzer report for lvds_monitor Wed Jun 10 09:07:11 2026 Quartus Prime Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Timing Analyzer Summary 3. Parallel Compilation 4. SDC File List 5. Clocks 6. Slow 1200mV 85C Model Fmax Summary 7. Timing Closure Recommendations 8. Slow 1200mV 85C Model Setup Summary 9. Slow 1200mV 85C Model Hold Summary 10. Slow 1200mV 85C Model Recovery Summary 11. Slow 1200mV 85C Model Removal Summary 12. Slow 1200mV 85C Model Minimum Pulse Width Summary 13. Slow 1200mV 85C Model Setup: 'clk_50mhz' 14. Slow 1200mV 85C Model Setup: 'rx_clk' 15. Slow 1200mV 85C Model Hold: 'clk_50mhz' 16. Slow 1200mV 85C Model Hold: 'rx_clk' 17. Slow 1200mV 85C Model Recovery: 'rx_clk' 18. Slow 1200mV 85C Model Recovery: 'clk_50mhz' 19. Slow 1200mV 85C Model Removal: 'clk_50mhz' 20. Slow 1200mV 85C Model Removal: 'rx_clk' 21. Slow 1200mV 85C Model Metastability Summary 22. Slow 1200mV 0C Model Fmax Summary 23. Slow 1200mV 0C Model Setup Summary 24. Slow 1200mV 0C Model Hold Summary 25. Slow 1200mV 0C Model Recovery Summary 26. Slow 1200mV 0C Model Removal Summary 27. Slow 1200mV 0C Model Minimum Pulse Width Summary 28. Slow 1200mV 0C Model Setup: 'clk_50mhz' 29. Slow 1200mV 0C Model Setup: 'rx_clk' 30. Slow 1200mV 0C Model Hold: 'clk_50mhz' 31. Slow 1200mV 0C Model Hold: 'rx_clk' 32. Slow 1200mV 0C Model Recovery: 'rx_clk' 33. Slow 1200mV 0C Model Recovery: 'clk_50mhz' 34. Slow 1200mV 0C Model Removal: 'clk_50mhz' 35. Slow 1200mV 0C Model Removal: 'rx_clk' 36. Slow 1200mV 0C Model Metastability Summary 37. Fast 1200mV 0C Model Setup Summary 38. Fast 1200mV 0C Model Hold Summary 39. Fast 1200mV 0C Model Recovery Summary 40. Fast 1200mV 0C Model Removal Summary 41. Fast 1200mV 0C Model Minimum Pulse Width Summary 42. Fast 1200mV 0C Model Setup: 'rx_clk' 43. Fast 1200mV 0C Model Setup: 'clk_50mhz' 44. Fast 1200mV 0C Model Hold: 'clk_50mhz' 45. Fast 1200mV 0C Model Hold: 'rx_clk' 46. Fast 1200mV 0C Model Recovery: 'rx_clk' 47. Fast 1200mV 0C Model Recovery: 'clk_50mhz' 48. Fast 1200mV 0C Model Removal: 'clk_50mhz' 49. Fast 1200mV 0C Model Removal: 'rx_clk' 50. Fast 1200mV 0C Model Metastability Summary 51. Multicorner Timing Analysis Summary 52. Board Trace Model Assignments 53. Input Transition Times 54. Signal Integrity Metrics (Slow 1200mv 0c Model) 55. Signal Integrity Metrics (Slow 1200mv 85c Model) 56. Signal Integrity Metrics (Fast 1200mv 0c Model) 57. Setup Transfers 58. Hold Transfers 59. Recovery Transfers 60. Removal Transfers 61. Report TCCS 62. Report RSKM 63. Unconstrained Paths Summary 64. Clock Status Summary 65. Timing Analyzer Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 2025 Altera Corporation. All rights reserved. Your use of Altera Corporation's design tools, logic functions and other software and tools, and any partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, the Altera Quartus Prime License Agreement, the Altera IP License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the Altera Software License Subscription Agreements on the Quartus Prime software download page. +---------------------------------------------------------------------------------+ ; Timing Analyzer Summary ; +-----------------------+---------------------------------------------------------+ ; Quartus Prime Version ; Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition ; ; Timing Analyzer ; Legacy Timing Analyzer ; ; Revision Name ; lvds_monitor ; ; Device Family ; Cyclone IV E ; ; Device Name ; EP4CE6E22C8 ; ; Timing Models ; Final ; ; Delay Model ; Combined ; ; Rise/Fall Delays ; Enabled ; +-----------------------+---------------------------------------------------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 20 ; ; Maximum allowed ; 14 ; ; ; ; ; Average used ; 1.42 ; ; Maximum used ; 14 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; ; Processor 2 ; 5.1% ; ; Processors 3-14 ; 3.1% ; +----------------------------+-------------+ +------------------------------------------------------+ ; SDC File List ; +------------------+--------+--------------------------+ ; SDC File Path ; Status ; Read at ; +------------------+--------+--------------------------+ ; lvds_monitor.sdc ; OK ; Wed Jun 10 09:07:10 2026 ; +------------------+--------+--------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clocks ; +------------+------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------------+ ; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ; +------------+------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------------+ ; clk_50mhz ; Base ; 20.000 ; 50.0 MHz ; 0.000 ; 10.000 ; ; ; ; ; ; ; ; ; ; ; { clk_50mhz } ; ; rx_clk ; Base ; 13.500 ; 74.07 MHz ; 0.000 ; 6.750 ; ; ; ; ; ; ; ; ; ; ; { rx_clk } ; +------------+------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------------+ +--------------------------------------------------+ ; Slow 1200mV 85C Model Fmax Summary ; +------------+-----------------+------------+------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+------------+------+ ; 63.46 MHz ; 63.46 MHz ; clk_50mhz ; ; ; 155.26 MHz ; 155.26 MHz ; rx_clk ; ; +------------+-----------------+------------+------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. ---------------------------------- ; Timing Closure Recommendations ; ---------------------------------- HTML report is unavailable in plain text report export. +-------------------------------------+ ; Slow 1200mV 85C Model Setup Summary ; +-----------+-------+-----------------+ ; Clock ; Slack ; End Point TNS ; +-----------+-------+-----------------+ ; clk_50mhz ; 4.242 ; 0.000 ; ; rx_clk ; 7.059 ; 0.000 ; +-----------+-------+-----------------+ +------------------------------------+ ; Slow 1200mV 85C Model Hold Summary ; +-----------+-------+----------------+ ; Clock ; Slack ; End Point TNS ; +-----------+-------+----------------+ ; clk_50mhz ; 0.452 ; 0.000 ; ; rx_clk ; 0.452 ; 0.000 ; +-----------+-------+----------------+ +----------------------------------------+ ; Slow 1200mV 85C Model Recovery Summary ; +-----------+--------+-------------------+ ; Clock ; Slack ; End Point TNS ; +-----------+--------+-------------------+ ; rx_clk ; 8.730 ; 0.000 ; ; clk_50mhz ; 15.869 ; 0.000 ; +-----------+--------+-------------------+ +---------------------------------------+ ; Slow 1200mV 85C Model Removal Summary ; +-----------+-------+-------------------+ ; Clock ; Slack ; End Point TNS ; +-----------+-------+-------------------+ ; clk_50mhz ; 3.067 ; 0.000 ; ; rx_clk ; 4.061 ; 0.000 ; +-----------+-------+-------------------+ +---------------------------------------------------+ ; Slow 1200mV 85C Model Minimum Pulse Width Summary ; +-----------+-------+-------------------------------+ ; Clock ; Slack ; End Point TNS ; +-----------+-------+-------------------------------+ ; rx_clk ; 6.480 ; 0.000 ; ; clk_50mhz ; 9.735 ; 0.000 ; +-----------+-------+-------------------------------+ +-----------------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Setup: 'clk_50mhz' ; +-------+-----------+-----------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+-----------+-----------+--------------+-------------+--------------+------------+------------+ ; 4.242 ; l_rem[6] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 15.677 ; ; 4.611 ; l_rem[7] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 15.315 ; ; 4.700 ; l_rem[3] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 15.209 ; ; 4.810 ; w_rem[7] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 15.110 ; ; 4.854 ; w_rem[6] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 15.059 ; ; 4.933 ; l_rem[6] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 14.986 ; ; 4.940 ; l_rem[2] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 14.994 ; ; 4.953 ; l_rem[6] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 14.966 ; ; 5.177 ; l_rem[6] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 14.736 ; ; 5.222 ; l_rem[8] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.698 ; ; 5.268 ; l_rem[6] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 14.645 ; ; 5.300 ; l_rem[6] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 14.619 ; ; 5.302 ; l_rem[7] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 14.624 ; ; 5.322 ; l_rem[7] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 14.604 ; ; 5.375 ; w_rem[5] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 14.534 ; ; 5.391 ; l_rem[3] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 14.518 ; ; 5.411 ; l_rem[3] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 14.498 ; ; 5.422 ; w_rem[3] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.094 ; 14.485 ; ; 5.443 ; l_rem[5] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 14.466 ; ; 5.504 ; l_rem[4] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 14.405 ; ; 5.527 ; l_rem[12] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.393 ; ; 5.546 ; l_rem[7] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.374 ; ; 5.568 ; w_rem[3] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 14.341 ; ; 5.570 ; w_rem[2] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.063 ; 14.368 ; ; 5.578 ; l_rem[6] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.342 ; ; 5.586 ; l_rem[10] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.334 ; ; 5.595 ; w_rem[11] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.080 ; 14.326 ; ; 5.631 ; l_rem[2] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 14.303 ; ; 5.635 ; l_rem[3] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.098 ; 14.268 ; ; 5.637 ; l_rem[7] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.283 ; ; 5.651 ; l_rem[2] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 14.283 ; ; 5.662 ; w_rem[8] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 14.268 ; ; 5.669 ; l_rem[7] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 14.257 ; ; 5.709 ; w_rem[6] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.090 ; 14.202 ; ; 5.726 ; l_rem[3] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.098 ; 14.177 ; ; 5.726 ; l_rem[9] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 14.200 ; ; 5.745 ; l_rem[11] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.175 ; ; 5.758 ; l_rem[3] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 14.151 ; ; 5.874 ; w_rem[4] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.094 ; 14.033 ; ; 5.875 ; l_rem[2] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 14.053 ; ; 5.913 ; l_rem[8] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 14.007 ; ; 5.933 ; l_rem[8] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.987 ; ; 5.944 ; w_rem[13] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.976 ; ; 5.966 ; l_rem[2] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.962 ; ; 5.982 ; w_rem[5] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.094 ; 13.925 ; ; 5.988 ; w_rem[7] ; w_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.932 ; ; 5.992 ; w_rem[12] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.928 ; ; 5.998 ; l_rem[2] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 13.936 ; ; 6.001 ; w_rem[10] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.919 ; ; 6.010 ; w_rem[7] ; w_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.091 ; 13.900 ; ; 6.012 ; l_rem[1] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.101 ; 13.888 ; ; 6.014 ; w_rem[7] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.087 ; 13.900 ; ; 6.020 ; l_rem[14] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.899 ; ; 6.031 ; l_rem[7] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.074 ; 13.896 ; ; 6.032 ; w_rem[6] ; w_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 13.881 ; ; 6.036 ; l_rem[12] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.884 ; ; 6.049 ; l_rem[6] ; l_rem[9] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.088 ; 13.864 ; ; 6.054 ; w_rem[6] ; w_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.098 ; 13.849 ; ; 6.067 ; l_rem[6] ; l_rem[13] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.853 ; ; 6.070 ; w_rem[6] ; w_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.849 ; ; 6.095 ; l_rem[10] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.825 ; ; 6.102 ; w_rem[9] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.818 ; ; 6.113 ; l_rem[3] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.091 ; 13.797 ; ; 6.134 ; l_rem[5] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 13.775 ; ; 6.148 ; l_rem[15] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.075 ; 13.778 ; ; 6.151 ; w_rem[3] ; w_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.093 ; 13.757 ; ; 6.154 ; l_rem[5] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 13.755 ; ; 6.157 ; l_rem[8] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.087 ; 13.757 ; ; 6.161 ; w_rem[4] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.092 ; 13.748 ; ; 6.167 ; w_rem[3] ; w_rem[15] ; clk_50mhz ; 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clk_50mhz ; 20.000 ; -0.081 ; 13.640 ; ; 6.295 ; l_rem[5] ; l_rem[4] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.625 ; ; 6.297 ; l_rem[10] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.623 ; ; 6.352 ; w_rem[14] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.080 ; 13.569 ; ; 6.378 ; l_rem[5] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.098 ; 13.525 ; ; 6.381 ; w_rem[9] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 13.537 ; ; 6.381 ; l_rem[2] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.066 ; 13.554 ; ; 6.388 ; l_rem[3] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.532 ; ; 6.397 ; w_rem[3] ; w_rem[9] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.093 ; 13.511 ; ; 6.401 ; l_rem[12] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.080 ; 13.520 ; ; 6.403 ; l_rem[6] ; l_rem[3] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 13.527 ; ; 6.405 ; w_rem[7] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.083 ; 13.513 ; ; 6.416 ; w_rem[8] ; w_rem[11] ; clk_50mhz ; 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To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+--------------------------------+--------------------------------+--------------+-------------+--------------+------------+------------+ ; 7.059 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.105 ; 6.337 ; ; 7.059 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.105 ; 6.337 ; ; 7.059 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.105 ; 6.337 ; ; 7.059 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.105 ; 6.337 ; ; 7.059 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.105 ; 6.337 ; ; 7.059 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.105 ; 6.337 ; ; 7.070 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[14] ; 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de_monitor:u_mon|last_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ; ; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ; ; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ; ; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ; ; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ; ; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ; ; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 0.000 ; 0.065 ; 4.338 ; ; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[0] ; rx_clk ; rx_clk ; 0.000 ; 0.074 ; 4.347 ; ; 4.061 ; rst_sync_pix[2] ; hb_count[7] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ; ; 4.061 ; rst_sync_pix[2] ; heartbeat_lat ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ; ; 4.061 ; rst_sync_pix[2] ; hb_count[5] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ; ; 4.061 ; rst_sync_pix[2] ; hb_count[2] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ; ; 4.061 ; rst_sync_pix[2] ; hb_count[3] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ; ; 4.061 ; rst_sync_pix[2] ; hb_count[4] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ; ; 4.061 ; rst_sync_pix[2] ; hb_count[6] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ; ; 4.061 ; rst_sync_pix[2] ; hb_count[1] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ; ; 4.061 ; rst_sync_pix[2] ; hb_count[0] ; rx_clk ; rx_clk ; 0.000 ; 0.077 ; 4.350 ; ; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ; ; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ; ; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ; ; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ; ; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ; ; 4.061 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.353 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[0] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[0] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[14] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[14] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[15] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[15] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[2] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[2] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[6] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[6] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[7] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[7] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[8] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[8] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[9] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[9] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[11] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[11] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[13] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[13] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[12] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[12] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[10] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[10] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[3] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[3] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[4] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[4] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[1] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[1] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; width_lat[5] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.062 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[5] ; rx_clk ; rx_clk ; 0.000 ; 0.080 ; 4.354 ; ; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[0] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ; ; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[4] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ; ; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[7] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ; ; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[8] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ; ; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[9] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ; ; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[10] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ; ; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[11] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ; ; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[14] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ; ; 4.065 ; rst_sync_pix[2] ; de_monitor:u_mon|any_bad_width ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.367 ; ; 4.066 ; rst_sync_pix[2] ; lines_lat[6] ; rx_clk ; rx_clk ; 0.000 ; 0.086 ; 4.364 ; ; 4.066 ; rst_sync_pix[2] ; lines_lat[1] ; rx_clk ; rx_clk ; 0.000 ; 0.086 ; 4.364 ; ; 4.066 ; rst_sync_pix[2] ; lines_lat[3] ; rx_clk ; rx_clk ; 0.000 ; 0.086 ; 4.364 ; ; 4.066 ; rst_sync_pix[2] ; lines_lat[4] ; rx_clk ; rx_clk ; 0.000 ; 0.086 ; 4.364 ; ; 4.066 ; rst_sync_pix[2] ; lines_lat[2] ; rx_clk ; rx_clk ; 0.000 ; 0.086 ; 4.364 ; ; 4.066 ; rst_sync_pix[2] ; lines_lat[5] ; rx_clk ; rx_clk ; 0.000 ; 0.086 ; 4.364 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[15] ; rx_clk ; rx_clk ; 0.000 ; 0.087 ; 4.365 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.091 ; 4.369 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.091 ; 4.369 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.091 ; 4.369 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.091 ; 4.369 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.091 ; 4.369 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.090 ; 4.368 ; ; 4.066 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.091 ; 4.369 ; +-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+ ----------------------------------------------- ; Slow 1200mV 85C Model Metastability Summary ; ----------------------------------------------- The design MTBF is not calculated because there are no specified synchronizers in the design. Number of Synchronizer Chains Found: 46 Shortest Synchronizer Chain: 2 Registers Fraction of Chains for which MTBFs Could Not be Calculated: 1.000 Worst Case Available Settling Time: 12.327 ns +--------------------------------------------------+ ; Slow 1200mV 0C Model Fmax Summary ; +------------+-----------------+------------+------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+------------+------+ ; 67.57 MHz ; 67.57 MHz ; clk_50mhz ; ; ; 168.61 MHz ; 168.61 MHz ; rx_clk ; ; +------------+-----------------+------------+------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. +------------------------------------+ ; Slow 1200mV 0C Model Setup Summary ; +-----------+-------+----------------+ ; Clock ; Slack ; End Point TNS ; +-----------+-------+----------------+ ; clk_50mhz ; 5.201 ; 0.000 ; ; rx_clk ; 7.569 ; 0.000 ; +-----------+-------+----------------+ +-----------------------------------+ ; Slow 1200mV 0C Model Hold Summary ; +-----------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +-----------+-------+---------------+ ; clk_50mhz ; 0.401 ; 0.000 ; ; rx_clk ; 0.401 ; 0.000 ; +-----------+-------+---------------+ +---------------------------------------+ ; Slow 1200mV 0C Model Recovery Summary ; +-----------+--------+------------------+ ; Clock ; Slack ; End Point TNS ; +-----------+--------+------------------+ ; rx_clk ; 9.063 ; 0.000 ; ; clk_50mhz ; 16.187 ; 0.000 ; +-----------+--------+------------------+ +--------------------------------------+ ; Slow 1200mV 0C Model Removal Summary ; +-----------+-------+------------------+ ; Clock ; Slack ; End Point TNS ; +-----------+-------+------------------+ ; clk_50mhz ; 2.755 ; 0.000 ; ; rx_clk ; 3.637 ; 0.000 ; +-----------+-------+------------------+ +--------------------------------------------------+ ; Slow 1200mV 0C Model Minimum Pulse Width Summary ; +-----------+-------+------------------------------+ ; Clock ; Slack ; End Point TNS ; +-----------+-------+------------------------------+ ; rx_clk ; 6.498 ; 0.000 ; ; clk_50mhz ; 9.750 ; 0.000 ; +-----------+-------+------------------------------+ +-----------------------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Setup: 'clk_50mhz' ; +-------+-----------+-----------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+-----------+-----------+--------------+-------------+--------------+------------+------------+ ; 5.201 ; l_rem[6] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 14.730 ; ; 5.547 ; l_rem[7] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 14.388 ; ; 5.622 ; l_rem[3] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 14.298 ; ; 5.682 ; w_rem[7] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.072 ; 14.248 ; ; 5.705 ; w_rem[6] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.079 ; 14.218 ; ; 5.833 ; l_rem[6] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 14.098 ; ; 5.835 ; l_rem[6] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 14.096 ; ; 5.836 ; l_rem[2] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.060 ; 14.106 ; ; 6.121 ; l_rem[6] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.076 ; 13.805 ; ; 6.132 ; l_rem[6] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.076 ; 13.794 ; ; 6.146 ; l_rem[6] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 13.785 ; ; 6.151 ; l_rem[8] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.778 ; ; 6.179 ; l_rem[7] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 13.756 ; ; 6.181 ; l_rem[7] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 13.754 ; ; 6.185 ; w_rem[5] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.735 ; ; 6.254 ; l_rem[3] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.666 ; ; 6.256 ; l_rem[3] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.664 ; ; 6.308 ; w_rem[3] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.084 ; 13.610 ; ; 6.344 ; l_rem[5] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.576 ; ; 6.357 ; l_rem[6] ; l_rem[6] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.572 ; ; 6.376 ; l_rem[4] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.544 ; ; 6.385 ; w_rem[11] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.071 ; 13.546 ; ; 6.399 ; l_rem[12] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.530 ; ; 6.412 ; w_rem[3] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.508 ; ; 6.419 ; w_rem[2] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.059 ; 13.524 ; ; 6.442 ; w_rem[8] ; w_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.063 ; 13.497 ; ; 6.453 ; l_rem[10] ; l_rem[8] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.073 ; 13.476 ; ; 6.467 ; l_rem[7] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.072 ; 13.463 ; ; 6.468 ; l_rem[2] ; l_rem[10] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.060 ; 13.474 ; ; 6.470 ; l_rem[2] ; l_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.060 ; 13.472 ; ; 6.478 ; l_rem[7] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.072 ; 13.452 ; ; 6.492 ; l_rem[7] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.067 ; 13.443 ; ; 6.542 ; l_rem[3] ; l_rem[7] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.087 ; 13.373 ; ; 6.553 ; l_rem[3] ; l_rem[15] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.087 ; 13.362 ; ; 6.558 ; w_rem[6] ; w_rem[11] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.081 ; 13.363 ; ; 6.567 ; l_rem[3] ; l_rem[12] ; clk_50mhz ; clk_50mhz ; 20.000 ; -0.082 ; 13.353 ; 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rst_sync_pix[2] ; de_monitor:u_mon|bad_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.917 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[1] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.082 ; 3.918 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|de_q ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 3.917 ; ; 3.641 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[0] ; rx_clk ; rx_clk ; 0.000 ; 0.081 ; 3.917 ; +-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+ ---------------------------------------------- ; Slow 1200mV 0C Model Metastability Summary ; ---------------------------------------------- The design MTBF is not calculated because there are no specified synchronizers in the design. Number of Synchronizer Chains Found: 46 Shortest Synchronizer Chain: 2 Registers Fraction of Chains for which MTBFs Could Not be Calculated: 1.000 Worst Case Available Settling Time: 12.424 ns +------------------------------------+ ; Fast 1200mV 0C Model Setup Summary ; +-----------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +-----------+--------+---------------+ ; rx_clk ; 10.706 ; 0.000 ; ; clk_50mhz ; 13.064 ; 0.000 ; +-----------+--------+---------------+ +-----------------------------------+ ; Fast 1200mV 0C Model Hold Summary ; +-----------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +-----------+-------+---------------+ ; clk_50mhz ; 0.186 ; 0.000 ; ; rx_clk ; 0.186 ; 0.000 ; +-----------+-------+---------------+ +---------------------------------------+ ; Fast 1200mV 0C Model Recovery Summary ; +-----------+--------+------------------+ ; Clock ; Slack ; End Point TNS ; +-----------+--------+------------------+ ; rx_clk ; 11.259 ; 0.000 ; ; clk_50mhz ; 18.082 ; 0.000 ; +-----------+--------+------------------+ +--------------------------------------+ ; Fast 1200mV 0C Model Removal Summary ; +-----------+-------+------------------+ ; Clock ; Slack ; End Point TNS ; +-----------+-------+------------------+ ; clk_50mhz ; 1.361 ; 0.000 ; ; rx_clk ; 1.805 ; 0.000 ; +-----------+-------+------------------+ +--------------------------------------------------+ ; Fast 1200mV 0C Model Minimum Pulse Width Summary ; +-----------+-------+------------------------------+ ; Clock ; Slack ; End Point TNS ; +-----------+-------+------------------------------+ ; rx_clk ; 6.002 ; 0.000 ; ; clk_50mhz ; 9.262 ; 0.000 ; +-----------+-------+------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------+ ; Fast 1200mV 0C Model Setup: 'rx_clk' ; +--------+--------------------------------+--------------------------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+--------------------------------+--------------------------------+--------------+-------------+--------------+------------+------------+ ; 10.706 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.727 ; ; 10.706 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.727 ; ; 10.706 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.727 ; ; 10.706 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.727 ; ; 10.706 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.727 ; ; 10.706 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.727 ; ; 10.712 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.053 ; 2.722 ; ; 10.712 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.053 ; 2.722 ; ; 10.712 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.053 ; 2.722 ; ; 10.712 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.053 ; 2.722 ; ; 10.791 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.641 ; ; 10.791 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.641 ; ; 10.791 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.641 ; ; 10.791 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.641 ; ; 10.791 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.641 ; ; 10.791 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.641 ; ; 10.795 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.637 ; ; 10.795 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.637 ; ; 10.795 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.637 ; ; 10.795 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.637 ; ; 10.795 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.637 ; ; 10.795 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.637 ; ; 10.797 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.636 ; ; 10.797 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.636 ; ; 10.797 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.636 ; ; 10.797 ; de_monitor:u_mon|gap_count[9] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.636 ; ; 10.801 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.632 ; ; 10.801 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.632 ; ; 10.801 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.632 ; ; 10.801 ; de_monitor:u_mon|gap_count[10] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.632 ; ; 10.839 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[15] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.593 ; ; 10.839 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|anomaly_o ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.593 ; ; 10.839 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.593 ; ; 10.839 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[9] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.593 ; ; 10.839 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[8] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.593 ; ; 10.839 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.055 ; 2.593 ; ; 10.845 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.588 ; ; 10.845 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.588 ; ; 10.845 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.588 ; ; 10.845 ; de_monitor:u_mon|gap_count[8] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.054 ; 2.588 ; ; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[6] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ; ; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[7] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ; ; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[11] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ; ; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[13] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ; ; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[12] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ; ; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[10] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ; ; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[4] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ; ; 10.906 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|width_o[5] ; rx_clk ; rx_clk ; 13.500 ; -0.039 ; 2.542 ; ; 10.910 ; de_monitor:u_mon|gap_count[15] ; de_monitor:u_mon|bad_width[12] ; rx_clk ; rx_clk ; 13.500 ; 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Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+ ; 1.805 ; rst_sync_pix[2] ; width_lat[6] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[6] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; width_lat[7] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[7] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; width_lat[11] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[11] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; width_lat[13] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[13] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; width_lat[12] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[12] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; width_lat[10] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[10] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; width_lat[4] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[4] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; width_lat[5] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[5] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.925 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[0] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[4] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[7] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[8] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[9] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[10] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[11] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|gap_count[14] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|any_bad_width ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.928 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ; ; 1.805 ; rst_sync_pix[2] ; de_monitor:u_mon|bad_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.040 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; lines_lat[0] ; rx_clk ; rx_clk ; 0.000 ; 0.030 ; 1.920 ; ; 1.806 ; rst_sync_pix[2] ; width_lat[0] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[0] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; width_lat[14] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[14] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; width_lat[15] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[15] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; width_lat[2] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[2] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; width_lat[8] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[8] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; width_lat[9] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[9] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; width_lat[3] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[3] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; width_lat[1] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|width_o[1] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; lines_lat[14] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ; ; 1.806 ; rst_sync_pix[2] ; lines_lat[6] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; lines_lat[13] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ; ; 1.806 ; rst_sync_pix[2] ; lines_lat[12] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ; ; 1.806 ; rst_sync_pix[2] ; lines_lat[1] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; lines_lat[11] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ; ; 1.806 ; rst_sync_pix[2] ; lines_lat[3] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; lines_lat[4] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; lines_lat[2] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; lines_lat[5] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[15] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.926 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[15] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[14] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[13] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[12] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[11] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[10] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[9] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[8] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[7] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.035 ; 1.925 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[6] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[5] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[4] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[3] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[2] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[1] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[1] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|last_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_width[0] ; rx_clk ; rx_clk ; 0.000 ; 0.039 ; 1.929 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[14] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[14] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.926 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[13] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[13] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.926 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[12] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[12] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.926 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|lines_o[11] ; rx_clk ; rx_clk ; 0.000 ; 0.021 ; 1.911 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[11] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.926 ; ; 1.806 ; rst_sync_pix[2] ; de_monitor:u_mon|line_count[10] ; rx_clk ; rx_clk ; 0.000 ; 0.036 ; 1.926 ; +-------+-----------------+---------------------------------+--------------+-------------+--------------+------------+------------+ ---------------------------------------------- ; Fast 1200mV 0C Model Metastability Summary ; ---------------------------------------------- The design MTBF is not calculated because there are no specified synchronizers in the design. Number of Synchronizer Chains Found: 46 Shortest Synchronizer Chain: 2 Registers Fraction of Chains for which MTBFs Could Not be Calculated: 1.000 Worst Case Available Settling Time: 13.010 ns +-----------------------------------------------------------------------------+ ; Multicorner Timing Analysis Summary ; +------------------+-------+-------+----------+---------+---------------------+ ; Clock ; Setup ; Hold ; Recovery ; Removal ; Minimum Pulse Width ; +------------------+-------+-------+----------+---------+---------------------+ ; Worst-case Slack ; 4.242 ; 0.186 ; 8.730 ; 1.361 ; 6.002 ; ; clk_50mhz ; 4.242 ; 0.186 ; 15.869 ; 1.361 ; 9.262 ; ; rx_clk ; 7.059 ; 0.186 ; 8.730 ; 1.805 ; 6.002 ; ; Design-wide TNS ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; ; clk_50mhz ; 0.000 ; 0.000 ; 0.000 ; 0.000 ; 0.000 ; ; rx_clk ; 0.000 ; 0.000 ; 0.000 ; 0.000 ; 0.000 ; +------------------+-------+-------+----------+---------+---------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Board Trace Model Assignments ; +---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ ; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ; +---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ ; uart_tx_pin ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ +----------------------------------------------------------------------------+ ; Input Transition Times ; +-------------------------+--------------+-----------------+-----------------+ ; Pin ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ; +-------------------------+--------------+-----------------+-----------------+ ; vsync ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; hsync ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; clk_50mhz ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; rst_n_pin ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; rx_clk ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; de ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; ~ALTERA_ASDO_DATA1~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; ~ALTERA_FLASH_nCE_nCSO~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; ~ALTERA_DATA0~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; +-------------------------+--------------+-----------------+-----------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Signal Integrity Metrics (Slow 1200mv 0c Model) ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; uart_tx_pin ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 6.38e-09 V ; 3.12 V ; -0.0818 V ; 0.205 V ; 0.244 V ; 8.86e-10 s ; 6.56e-10 s ; No ; No ; 3.08 V ; 6.38e-09 V ; 3.12 V ; -0.0818 V ; 0.205 V ; 0.244 V ; 8.86e-10 s ; 6.56e-10 s ; No ; No ; ; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 3.51e-09 V ; 3.18 V ; -0.157 V ; 0.147 V ; 0.259 V ; 2.81e-10 s ; 2.53e-10 s ; Yes ; Yes ; 3.08 V ; 3.51e-09 V ; 3.18 V ; -0.157 V ; 0.147 V ; 0.259 V ; 2.81e-10 s ; 2.53e-10 s ; Yes ; Yes ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Signal Integrity Metrics (Slow 1200mv 85c Model) ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; uart_tx_pin ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 5.04e-07 V ; 3.11 V ; -0.0469 V ; 0.191 V ; 0.215 V ; 1.08e-09 s ; 8.62e-10 s ; Yes ; No ; 3.08 V ; 5.04e-07 V ; 3.11 V ; -0.0469 V ; 0.191 V ; 0.215 V ; 1.08e-09 s ; 8.62e-10 s ; Yes ; No ; ; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 2.6e-07 V ; 3.13 V ; -0.103 V ; 0.164 V ; 0.134 V ; 3.14e-10 s ; 4.05e-10 s ; Yes ; No ; 3.08 V ; 2.6e-07 V ; 3.13 V ; -0.103 V ; 0.164 V ; 0.134 V ; 3.14e-10 s ; 4.05e-10 s ; Yes ; No ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Signal Integrity Metrics (Fast 1200mv 0c Model) ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; uart_tx_pin ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.25e-07 V ; 3.57 V ; -0.0855 V ; 0.315 V ; 0.175 V ; 6.79e-10 s ; 6.15e-10 s ; No ; No ; 3.46 V ; 1.25e-07 V ; 3.57 V ; -0.0855 V ; 0.315 V ; 0.175 V ; 6.79e-10 s ; 6.15e-10 s ; No ; No ; ; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 6.54e-08 V ; 3.66 V ; -0.26 V ; 0.41 V ; 0.32 V ; 1.57e-10 s ; 2.15e-10 s ; No ; Yes ; 3.46 V ; 6.54e-08 V ; 3.66 V ; -0.26 V ; 0.41 V ; 0.32 V ; 1.57e-10 s ; 2.15e-10 s ; No ; Yes ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ +----------------------------------------------------------------------+ ; Setup Transfers ; +------------+-----------+------------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+-----------+------------+----------+----------+----------+ ; clk_50mhz ; clk_50mhz ; 29227 ; 0 ; 0 ; 0 ; ; rx_clk ; clk_50mhz ; false path ; 0 ; 0 ; 0 ; ; rx_clk ; rx_clk ; 3018 ; 0 ; 0 ; 0 ; +------------+-----------+------------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +----------------------------------------------------------------------+ ; Hold Transfers ; +------------+-----------+------------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+-----------+------------+----------+----------+----------+ ; clk_50mhz ; clk_50mhz ; 29227 ; 0 ; 0 ; 0 ; ; rx_clk ; clk_50mhz ; false path ; 0 ; 0 ; 0 ; ; rx_clk ; rx_clk ; 3018 ; 0 ; 0 ; 0 ; +------------+-----------+------------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +--------------------------------------------------------------------+ ; Recovery Transfers ; +------------+-----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+-----------+----------+----------+----------+----------+ ; clk_50mhz ; clk_50mhz ; 154 ; 0 ; 0 ; 0 ; ; rx_clk ; rx_clk ; 159 ; 0 ; 0 ; 0 ; +------------+-----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +--------------------------------------------------------------------+ ; Removal Transfers ; +------------+-----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+-----------+----------+----------+----------+----------+ ; clk_50mhz ; clk_50mhz ; 154 ; 0 ; 0 ; 0 ; ; rx_clk ; rx_clk ; 159 ; 0 ; 0 ; 0 ; +------------+-----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. --------------- ; Report TCCS ; --------------- No dedicated SERDES Transmitter circuitry present in device or used in design --------------- ; Report RSKM ; --------------- No non-DPA dedicated SERDES Receiver circuitry present in device or used in design +------------------------------------------------+ ; Unconstrained Paths Summary ; +---------------------------------+-------+------+ ; Property ; Setup ; Hold ; +---------------------------------+-------+------+ ; Illegal Clocks ; 0 ; 0 ; ; Unconstrained Clocks ; 0 ; 0 ; ; Unconstrained Input Ports ; 0 ; 0 ; ; Unconstrained Input Port Paths ; 0 ; 0 ; ; Unconstrained Output Ports ; 0 ; 0 ; ; Unconstrained Output Port Paths ; 0 ; 0 ; +---------------------------------+-------+------+ +--------------------------------------------+ ; Clock Status Summary ; +-----------+-----------+------+-------------+ ; Target ; Clock ; Type ; Status ; +-----------+-----------+------+-------------+ ; clk_50mhz ; clk_50mhz ; Base ; Constrained ; ; rx_clk ; rx_clk ; Base ; Constrained ; +-----------+-----------+------+-------------+ +--------------------------+ ; Timing Analyzer Messages ; +--------------------------+ Info: ******************************************************************* Info: Running Quartus Prime Timing Analyzer Info: Version 25.1std.0 Build 1129 10/21/2025 SC Lite Edition Info: Processing started: Wed Jun 10 09:07:10 2026 Info: Command: quartus_sta lvds_monitor -c lvds_monitor Info: qsta_default_script.tcl version: #1 Info (20030): Parallel compilation is enabled and will use 14 of the 14 processors detected Info (21076): High junction temperature operating condition is not set. Assuming a default value of '85'. Info (21076): Low junction temperature operating condition is not set. Assuming a default value of '0'. Info (332104): Reading SDC File: 'lvds_monitor.sdc' Info (332151): Clock uncertainty is not calculated until you update the timing netlist. Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties. Info: Found TIMING_ANALYZER_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON Info: Analyzing Slow 1200mV 85C Model Info (332146): Worst-case setup slack is 4.242 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 4.242 0.000 clk_50mhz Info (332119): 7.059 0.000 rx_clk Info (332146): Worst-case hold slack is 0.452 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.452 0.000 clk_50mhz Info (332119): 0.452 0.000 rx_clk Info (332146): Worst-case recovery slack is 8.730 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 8.730 0.000 rx_clk Info (332119): 15.869 0.000 clk_50mhz Info (332146): Worst-case removal slack is 3.067 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 3.067 0.000 clk_50mhz Info (332119): 4.061 0.000 rx_clk Info (332146): Worst-case minimum pulse width slack is 6.480 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 6.480 0.000 rx_clk Info (332119): 9.735 0.000 clk_50mhz Info (332114): Report Metastability: Found 46 synchronizer chains. Info (332114): The design MTBF is not calculated because there are no specified synchronizers in the design. Info (332114): Number of Synchronizer Chains Found: 46 Info (332114): Shortest Synchronizer Chain: 2 Registers Info (332114): Fraction of Chains for which MTBFs Could Not be Calculated: 1.000 Info (332114): Worst Case Available Settling Time: 12.327 ns Info (332114): Info: Analyzing Slow 1200mV 0C Model Info (334003): Started post-fitting delay annotation Info (334004): Delay annotation completed successfully Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties. Info (332146): Worst-case setup slack is 5.201 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 5.201 0.000 clk_50mhz Info (332119): 7.569 0.000 rx_clk Info (332146): Worst-case hold slack is 0.401 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.401 0.000 clk_50mhz Info (332119): 0.401 0.000 rx_clk Info (332146): Worst-case recovery slack is 9.063 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 9.063 0.000 rx_clk Info (332119): 16.187 0.000 clk_50mhz Info (332146): Worst-case removal slack is 2.755 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 2.755 0.000 clk_50mhz Info (332119): 3.637 0.000 rx_clk Info (332146): Worst-case minimum pulse width slack is 6.498 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 6.498 0.000 rx_clk Info (332119): 9.750 0.000 clk_50mhz Info (332114): Report Metastability: Found 46 synchronizer chains. Info (332114): The design MTBF is not calculated because there are no specified synchronizers in the design. Info (332114): Number of Synchronizer Chains Found: 46 Info (332114): Shortest Synchronizer Chain: 2 Registers Info (332114): Fraction of Chains for which MTBFs Could Not be Calculated: 1.000 Info (332114): Worst Case Available Settling Time: 12.424 ns Info (332114): Info: Analyzing Fast 1200mV 0C Model Info (332123): Deriving Clock Uncertainty. Please refer to report_sdc in the Timing Analyzer to see clock uncertainties. Info (332146): Worst-case setup slack is 10.706 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 10.706 0.000 rx_clk Info (332119): 13.064 0.000 clk_50mhz Info (332146): Worst-case hold slack is 0.186 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 0.186 0.000 clk_50mhz Info (332119): 0.186 0.000 rx_clk Info (332146): Worst-case recovery slack is 11.259 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 11.259 0.000 rx_clk Info (332119): 18.082 0.000 clk_50mhz Info (332146): Worst-case removal slack is 1.361 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 1.361 0.000 clk_50mhz Info (332119): 1.805 0.000 rx_clk Info (332146): Worst-case minimum pulse width slack is 6.002 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== Info (332119): 6.002 0.000 rx_clk Info (332119): 9.262 0.000 clk_50mhz Info (332114): Report Metastability: Found 46 synchronizer chains. Info (332114): The design MTBF is not calculated because there are no specified synchronizers in the design. Info (332114): Number of Synchronizer Chains Found: 46 Info (332114): Shortest Synchronizer Chain: 2 Registers Info (332114): Fraction of Chains for which MTBFs Could Not be Calculated: 1.000 Info (332114): Worst Case Available Settling Time: 13.010 ns Info (332114): Info (332101): Design is fully constrained for setup requirements Info (332101): Design is fully constrained for hold requirements Info: Quartus Prime Timing Analyzer was successful. 0 errors, 0 warnings Info: Peak virtual memory: 4946 megabytes Info: Processing ended: Wed Jun 10 09:07:11 2026 Info: Elapsed time: 00:00:01 Info: Total CPU time (on all processors): 00:00:02